一、基于双边沿触发的低功耗触发器逻辑设计（论文文献综述）
撒鹏花[1]（2021）在《面向超光谱应用的焦平面探测器读出电路特性研究》文中研究指明红外探测技术具有环境适应性好、探测伪装目标能力强、功耗低、体积小等众多优点,被广泛应用于各种领域。读出电路是红外探测系统中的关键部分,因此读出电路具有非常重要的研究意义。随着红外探测领域材料、器件、工艺水平的提高,以及市场的需求,读出电路正快速朝着更大面阵、更快速度、更低功耗、更智能的方向发展。而读出电路数字控制是实现更高性能读出电路的重要部分。本文对面向超光谱应用的读出电路数字控制进行了研究,设计了高性能读出电路中的可编程增益控制和智能化读出。面向超光谱应用的读出电路具有比较高的动态范围,并且要求增益可控。读出电路中的积分电容是决定增益的重要参数,对读出电路的积分电容进行选择,可以实现对读出电路每一行增益的控制。此外在更高性能的读出电路设计中,读出电路任意开窗是在大面阵应用中提高帧频和检查坏点的有效途径。读出电路读出顺序反转使得电路能够适用于不同的光学系统。多通道读出能够有效提高读出电路的帧频。（1）本文首先研究了读出电路中积分、读出、复位的总线控制方式,在此基础上建立了实现具有边积分边读出模式的读出电路增益可控、读出电路任意开窗、读出电路读出顺序反转、多通道读出的总体架构。设计输入模块对读出电路增益和多功能控制信息进行寄存,设计了行控制模块和列控制模块,它们在输入模块寄存字的控制下,进行积分电容选择和行列寻址,实现具有增益可控和多功能的读出电路。（2）采用传统的移位寄存器作为读出电路数字控制不再适合大面阵、高速、低功耗、智能化的需求。本文研究了半定制设计方法在实现读出电路数字控制的应用。进行了整体设计的功能模块划分、HDL代码描述,搭建验证平台进行功能仿真。在物理设计中,进行了PAD设计和输出port布局,建立了数字控制接口和读出电路模拟部分相匹配的整体布局方案。完成了物理实现过程中的布局、时钟树综合、布线等过程。最终的版图分析和验证结果表明,整体设计面积规划符合读出电路模拟阵列的布局要求,功耗约为14.82m W,电路功能正常。（3）读出电路数字控制的本质在于寻址,寻址计数器的是读出电路数字控制主要的功耗来源。格雷码在递变的时候,每次只有一位翻转,理论分析上格雷码的寻址稳定性高且开关功耗低。设计了一款按照格雷码递变方式递增和递减的寻址计数器,并将其初步应用于读出电路任意开窗和读出顺序反转的实现。功耗分析结果表明,格雷码寻址计数器相比二进制寻址计数器功耗降低50%-60%。
刘源[2]（2021）在《一种高速高精度逐次逼近ADC的研究与设计》文中进行了进一步梳理随着物联网时代的即将到来,自动驾驶、智能视觉等领域逐渐发展起来。CMOS图像传感器作为这些领域重要的一双“眼睛”,如何提高CMOS图像传感器的帧率和分辨率就成了如今学术界以及产业界研究的热点。模数转换器（ADC）作为CMOS图像传感器中的重要模块,它的速度与精度直接决定了CMOS图像传感器的性能。随着集成电路制程工艺的越来越先进,逐次逼近ADC（SAR ADC）与流水线ADC（Pipelined ADC）以及Sigma-Delta ADC等相比,它不需要复杂设计,消耗的功耗比较小,芯片版图面积小,另外逐次逼近ADC具有中高精度以及中等的速度。所以从总体上看,逐次逼近ADC是比较适用于现在的CIS的研究与设计。本文基于CMOS图像传感器应用背景,使用HLMC 55纳米的制程工艺,研究了一种逐次逼近ADC,它的精度是12位,速度是120KS/s。本论文研究了逐次逼近ADC的常见结构,其核心模块电路包括三个部分,本文也是主要讲述了这三个部分电路的设计。在进行DAC电路的设计时,分析了分段电容型逐次逼近ADC的优缺点。确定了差分两步结构DAC电容阵列,将电容阵列分为高6位组以及低6位组,按照上下排列的位置,分别耦合在比较器的正相端与反相端。针对于采样开关,本文使用了栅压自举的电路结构,比较有效的减小采样误差。对于整体SAR ADC系统来说,DAC的设计减小了芯片的面积与功耗。在设计比较器时,使用一种新结构的可再生比较器,节省了比较过程消耗的能量,提高了比较速度。在对SAR逻辑控制电路设计时,研究了多种类型触发器,最终采用了一种新型逻辑单元,只有高6位组的电容参与了对输入信号的采样,低6位组的电容没有参与,有效的降低了电路的功耗并且提高了电路的工作速度。设计完主要的电路模块以后,对整个逐次逼近SAR ADC进行仿真。测试ADC的DNL为-0.3/0.3LSB,INL为-0.3/0.42LSB,具有良好的静态性能。整个逐次逼近ADC采用双电源供电,数字部分是1.5V,模拟部分是3.3V,系统的时钟频率为2MHz。前仿结果表示,在输入摆幅为1.65V,频率为585.94Hz的正弦波信号,采样率为120KHz的情况下,ENOB是11.78位,具有良好的动态性能。
杨潇[3]（2021）在《阻塞毛刺的低功耗双边沿触发器设计关键技术研究》文中进行了进一步梳理集成电路产业的飞速进步,不仅带来了集成电路与芯片的功耗问题,另一方面,以智能手机、平板电脑等为代表的便携式电子设备的大量应用,以及集成度和工作频率的迅速提高,都使人们对低功耗的需求越来越深。因此,集成电路的低功耗设计技术成为设计中越来越大的占比。触发器作为时序电路的重要组成部分,广泛分布于数字集成电路系统当中。关于低功耗高性能的触发器设计尤为重要。对于CMOS集成电路来说,有很多因素会影响其功耗,包括工作电压,时钟频率,信号的开关活动性等等。针对这些方面分别都有相应的低功耗设计技术去降低CMOS电路的功耗,比如采用更先进的集成电路制造工艺,使其工作电压以及节点电容减小;采用门控时钟技术,暂时关断不工作的晶体管与电路,降低内部节点的翻转频率等。在数字集成电路工作过程中,必不可少的会受到毛刺的影响。外部环境的干扰,上级组合逻辑产生的竞争冒险等都会使触发器的输入信号上存在大量的毛刺,这些毛刺传到触发器内部,不可避免地带来了额外的内部节点的充放电,使其功耗大幅度增加。针对上述问题,本文提出了阻塞毛刺的低功耗双边沿触发器设计,使用C单元作为基本构件来重新设计双边沿触发器的内部锁存器,防止输入信号中的毛刺被采样到触发器内部,降低了冗余跳变,大幅降低了触发器动态功耗。双边沿触发器能够在时钟的上升沿处和下降沿处都采样数据,因此只需要单边沿触发器一半的时钟频率即可实现相同的功能,能够有效降低时钟树功耗。基于PTM 32nm模型,本文使用HSPICE软件仿真了本文提出的双边沿触发器以及现有的双边沿触发器对比结构。充分的HSPICE仿真实验结果表明,在阻塞毛刺方面,本文提出的双边沿触发器实现了较好的效果,能够有效减少对电路的影响以及产生额外的功耗开销,同时在功耗、延迟、面积等指标上取得了很好的综合性能。与现有的10种双边沿触发器在相同的仿真条件下进行比较,本文提出的双边沿触发器电路总功耗平均降低了251.17%,延迟平均降低了9.71%,功耗延迟积平均改善了44.32%,同时,在输入信号存在毛刺,且毛刺的数量分别为较少和较多的情况下,电路功耗分别平均降低了43.62%和51.28%。详尽的工艺电压温度老化波动分析表明,该双边沿触发器对工艺、电压、温度、老化等波动不敏感。
黄正峰,杨潇,国欣祯,戚昊琛,鲁迎春,欧阳一鸣,倪天明,徐奇[4]（2020）在《基于C单元的抗干扰低功耗双边沿触发器》文中研究表明快速增长的功耗是VLSI设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显着增大。为了有效降低功耗,提出了一种基于C单元的抗干扰低功耗双边沿触发器AILP-DET,结构采用快速的C单元,不仅能够阻塞输入信号存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。相比现有的双边沿触发器,AILP-DET只在时钟边沿采样,有效降低了功耗。通过HSPICE仿真,与10种双边沿触发器相比较, AILP-DET仅仅增加了7.58%的延迟开销,无输入毛刺情况下总功耗平均降低了261.28%,有输入毛刺情况下总功耗平均降低了46.97%。详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。
张阳阳[5]（2019）在《低功耗抗毛刺的双边沿触发器的研究》文中进行了进一步梳理由于集成电路的快速发展,集成电路所采用的工艺尺寸不断缩减,集成电路所集成的晶体管数也在随之急剧增加,所需要的时钟频率也大幅增加,因此随之而来也伴随着功耗的迅速增长。近年来,电子穿戴技术的应用越来越广泛,发展速度突飞猛进,造成集成电路的小型化、集成度以及低功耗要求也越来越高。作为数字集成电路的基本组成单元,触发器广泛存在于大规模数字集成电路中。相关研究表明时序电路的时钟功耗在数字集成电路总功耗中是占有很大比重的。在超大规模集成电路中,时钟系统主要由时钟树电路和时序电路组成。因此,在超大规模集成电路设计中,对于低功耗触发器的研究是非常必要的。影响CMOS电路的功耗的因素主要包括:电源电压、时钟信号频率、节点电容以及输入信号的开关活动性等。现有的低功耗技术实现方法主要包括:时钟门控技术、降低电源电压、采用更小的工艺尺寸、减少电路的冗余跳变等。时钟门控技术的工作原理是关断暂时不工作的电路。电源电压由于和具体的工艺尺寸相关,一旦集成电路所采用的工艺尺寸确定了下来,电源电压的大小不可以随意改变,另外一种能够有效降低电路功耗的方法就是尽可能地减少电路中的冗余跳变。由于毛刺广泛存在于数字电路系统中,本文提出了一种能够抗毛刺的低功耗双边沿触发器,其整体思路是采用了C单元成功地阻塞了电路的输入毛刺,减少了电路中的冗余跳变,减少了电路的总功耗,又实现了双边沿触发的功能。双边沿触发器较单边沿触发器的优势是,在实现相同电路功能的情况下,双边沿触发器采用的时钟频率只有单边沿触发器的一半,能够大大减小时钟树的功耗。电路设计需要权衡电路的面积开销和功耗开销,本文中采用了功耗延迟积、面积开销以及时钟树功耗等参数来比较电路的性能,这在一定程度上是相对比较公平的。本文通过使用HSPICE软件全面仿真了提出的电路结构和相关的电路结构,大量的仿真实验结果比较表明,本文提出的双边沿触发器能够有效屏蔽毛刺对电路产生的影响,该双边沿触发器在功耗、延迟、面积开销之间取得了良好的折中,和其他5种双边沿触发器相比较,本文提出双边沿触发器的总功耗平均降低了40.8%72.6%,有毛刺情况下的总功耗平均降低了70.1%70.2%,仅仅增加22.9%的平均面积开销、5.9%6.8%的平均延迟开销。
耿亮[6]（2017）在《触发器功耗控制技术与设计研究》文中提出随着集成电路的高速发展,人类社会正进入一个全新的信息时代。一方面,随着集成电路工艺尺寸的不断缩小、晶体管集成数目和电路时钟频率的不断增加,集成电路芯片的功耗问题日益突出。另一方面,安全芯片在集成电路产业高速发展的带动下进入到各行各业。相对于传统密码分析,功耗旁路分析可以利用密码安全芯片运行时泄露的功耗信息,结合密码算法设计细节进行密钥分析。因此,功耗无论是作为同步数字电路系统的性能衡量指标,还是作为针对密码安全芯片功耗攻击所需的旁路泄露信息,都有着极其重要的作用。所以,研究功耗控制技术对适用于不同领域的芯片设计有着重要的作用。此外,在同步数字VLSI系统中,时钟系统主要由时钟分配网络和时序元件组成,其约占系统总功耗的30%-60%,而时序元件又包含触发器和锁存器,其功耗约占时钟系统总功耗9 0%。因此,触发器的功耗在系统总功耗中占有很大比重。此外,触发器作为密码运算电路的基本组成单元,是功耗泄露信息的一个重要来源。所以,研究触发器功耗控制技术并将其应用于触发器设计,对于其不同的应用环境都有着极为重要的意义。为此,我们首先研究了触发器功耗控制技术的概念与组成,具体可分为低功耗控制技术、功耗平衡控制技术及扰动功耗控制技术。然后我们将以上三种触发器功耗控制技术应用于触发器设计,提出了多种创新和性能优越的触发器设计,并进行相关仿真实验验证。首先,为了降低触发器的功耗,我们研究了基于降低开关活动因子的钟控技术及其在低功耗触发器设计中的应用。所以,我们提出了两种新型钟控技术——时钟边沿选择触发控制技术和嵌入式钟控技术,即通过抑制触发器中的冗余时钟信号或时钟信号的冗余边沿,从而可以很大程度上降低触发器的总功耗。然后,将这两种低功耗控制技术与二值和三值脉冲触发器的优势结合,我们分别提出了四种新型脉冲触发器设计:基于时钟边沿控制技术的显性双边沿脉冲触发器（DEPFF-CEC）,基于嵌入式钟控技术和上拉技术的隐性脉冲触发器设计（IPFF-CGPC,IPFF-ECGPC）,基于嵌入式钟控技术的双边沿隐性脉冲触发器设计（DIFF-CGS）和基于嵌入式钟控技术的三值脉冲式D触发器设计（CG-TDFF）。以上四种不同的脉冲触发器设计既有相同点也有各自的侧重点。相同点在于其都采用了钟控技术,具有杰出的低功耗特性,特别适用于数据变化频率较低且对速度要求相对较低的低功耗系统中。例如,IPFF-CGPC在10%的数据开关活动频率条件下,相对于同类电路设计可节省功耗58.90%-85.89%。而典型CMOS逻辑电路的数据开关活动频率为8%-12%,因此我们所提出的四种低功耗脉冲触发器都适用于低功耗电路设计或标准单元库的设计。而各种脉冲触发器设计也有自己的优势。其中,DEPFF-CEC是显性双边沿脉冲触发器,具有独立的脉冲信号发生器,对时钟偏斜容限大;IPFF-CGPC及IPFF-ECGPC是隐性单边沿脉冲触发器,IPFF-CGPC在输入信号开关活动率较高时仍然有较好的低功耗表现,IPFF-ECGPC无阈值损失问题,鲁棒性好;DIFF-CGS是隐性双边沿脉冲触发器,对时钟有效边沿的利用率更高;CG-TDFF是三值脉冲触发器,具有三值电路的所有优势,诸如其集成电路的面积更小、信号传输线更少、更多的时钟跳变边沿等。其次,为了提高电路抗功耗攻击的能力,我们研究了单元电路级的功耗平衡控制技术及其在触发器设计中的应用。所以,我们提出了一种基于动态电流模式逻辑的新型全定制触发器设计（DyCML-FF）,其功耗恒定且与输入数据组合无关。通过对该触发器与灵敏放大器结构触发器（SABL-FF）和波动差分结构触发器（WDDL-FF）的仿真结果对比分析可表明,DyCML-FF在归一化能量偏差（NED）和归一化标准偏差（NSD）性能上有显着提升,证明其在抗旁路分析性能上有显着提升。此外,DyCML-FF由于其低功耗效率和高速性能而拥有最小PDP,分别比SABL-FF和WDDL-FF小10.60%和88.35%。因此,本文所提出的DyCML-FF是对于安全性和PDP都是严格要求的专用集成电路（ASIC）中时序元件的一个合适选择。最后,为了进一步提高电路抗功耗攻击的能力,我们首次提出了一种新型的单元电路级旁路防御技术—扰动功耗逻辑技术（FPL）,并将其应用于触发器设计,于是提出了基于扰动功耗逻辑的触发器设计（FPL-FF）。该触发器通过采用级联电压逻辑（CVL）,扰乱实际功耗和固定数据转换之间的关系,从而动摇了旁路攻击的基石。而补偿单元（CU）可以极大增强FPL-FF的SCA抗性。基于触发器的仿真实验证明了所提出逻辑的抗旁路攻击特性。另外,我们将基于标准单元逻辑（SC）、波动差分逻辑（WDDL）和FPL逻辑实现的PRESENT/AES查表操作的测试电路作为实际攻击场景的先验步骤。对测试电路进行相关系数攻击（CPA）和旁路泄漏评估（TVLA）的结果证明所提出的FPL逻辑具有更好的安全性。此外,我们将触发器扰动功耗控制技术与其他单元电路级旁路防御技术结合以获得更高级别的安全性,从而克服了其因互补输出轨的不平衡电容性负载而容易被旁路攻击的缺陷。因此,我们提出的FPL逻辑及其触发器设计在安全性和成本约束前提下要优于其竞争对手,使其可作为资源受限系统中的安全解决方案。
张立彬,姚茂群,王彤[7]（2013）在《高性能电流型CMOS显性脉冲触发器设计》文中指出提出以电流信号表示逻辑值的电流型CMOS显性脉冲触发器的设计用于低功耗高性能混合集成电路设计中,以减少存储单元开关噪声对电路性能的影响.所提出的电流型CMOS显性脉冲触发器较以往文献中电流型CMOS主从触发器和电流型CMOS边沿触发器晶体管数量分别减少11个和4个,采用TSMC 0.18μm COMS工艺参数的HSPICE模拟结果表明,所提出的电流型脉冲触发器具有正确的逻辑功能,平均延时分别减少了48.8%和57%,具有结构简单,功耗低和速度快的特性,同时该触发器可方便应用于单边沿和双边沿触发.
肖林荣[8]（2012）在《基于QCA的数字逻辑电路设计研究》文中研究指明在过去的半个多世纪里,集成电路技术遵循着Moore定律取得了惊人的进展,而缩小器件特征尺寸是提高芯片集成度和性能的主要途径。但随着特征尺寸的不断缩小,以CMOS技术为主导的集成电路发展遇到了前所未有的挑战,特别是低功耗设计及互连线问题。当器件的特征尺寸进入纳米级,量子效应将逐渐占据主导地位并可能使器件失效,从而使特征尺寸的缩小达到其物理极限。有鉴于此,近年来一方面科研人员从理论上、材料上和工艺上加以修正,以延续Moore定律引领的CMOS技术的生命；另一方面提出了各种可能的替代MOS器件的新型纳米电子器件,以发展新一代集成电路技术。其中的量子细胞自动机（Quantum-Dot Cellular Automata, QCA）,因其提供了一种全新的信息存储和计算方式,由其组成的数字逻辑电路与CMOS相比具有功耗更低、集成度更高和速度更快等固有特点,被认为是新一代的纳电子器件强有力的竞争者。在介绍QCA原理及QCA数字逻辑电路设计和仿真方法的基础上,本文聚焦于QCA通用逻辑门、通用阂值逻辑门、双边沿触发器以及三值QCA逻辑电路的设计和仿真。具体工作和创新之处如下：1、QCA通用逻辑门和通用阈值逻辑门的设计和应用。提出了基于模块化技术的QCA通用逻辑门ULG.2,并应用该ULG.2设计了全加/全减器、全比较器和4选1数据选择器。与已有的QCA通用逻辑门及其应用电路相比,在细胞数、QCA信号线交叉数等方面电路的性能均有较大的改善。随后提出了QCA通用逻辑门ULG3和三变量通用阈值逻辑门UTLG,并分别提出了基于QCA通用逻辑门ULG.3和三变量通用阂值逻辑门UTLG的任意三变量逻辑函数的查表综合。利用所提出的ULG3和UTLG可实现3变量全部256个逻辑函数。所设计的电路经QCADesigner软件仿真,验证了其逻辑功能的正确性。2、QCA双边沿触发器的设计。触发器是数字系统的关键部件,但相对QCA门电路及组合逻辑电路的研究而言,QCA触发器及时序逻辑电路的研究还很不充分,尤其是高性能的触发器及其应用电路。本文提出了两种基于QCA的新型高性能触发器——双边沿D触发器和双边沿JK触发器。通过QCADesigner仿真,结果表明所设计的两种双边沿触发器均具有正确的逻辑功能。若保持原有的时钟频率不变,所提出的双边沿触发器比相应的QCA单边沿触发器处理数据的速度将提高一倍,从而为设计高性能数字电路和系统提供了坚实的基础。3、三值QCA （tQCA）基本逻辑电路的Matlab仿真。现行计算机系统采用二值逻辑电路,主要受限于电路元件只有开关两种状态的技术条件限制。其实多值逻辑电路（MVL）由于信号线能传输多值信号,可携带比二值信号更多的信息量,从而有效地提高电路的信息密度,减少互连线,提高系统工作速度。在介绍tQCA细胞的基础上,循着二值QCA逻辑电路的研究思路,提出了基于Matlab的tQCA基本逻辑电路的半经典模型的仿真算法。随后分别对tQCA信号线、非门和多数门进行了编程仿真。结果表明,三值QCA逻辑电路并不是二值QCA逻辑电路的简单推广,其电路设计理论和设计规则有待进一步研究和探索。
吴学祥[9]（2012）在《基于CMOS工艺的低功耗脉冲型触发器设计》文中研究指明随着CMOS工艺的发展,集成电路的集成度和工作频率不断提高,功耗密度不断增大。过高的功耗不仅降低了电路的可靠性,增加了封装和散热的成本,而且降低了可携带设备的续航能力。因此,低功耗设计成为了高性能集成电路设计的关键。在超大规模数字集成电路中,时钟系统的功耗占了系统总功耗的30%-60%。由时钟分配网络和触发器组成的时钟系统中,90%的功耗又是由触发器和直接驱动触发器的时钟分配网络末端所消耗的。触发器作为基础的时序元件,它的特性影响着系统的各项性能,如功耗、工作速度、芯片面积、信号的完整性等。因此,设计性能优越的触发器是数字集成电路设计的重要工作。与传统的主从型触发器相比,脉冲型触发器具有结构简单、软边沿、低延时等优点,因此得到越来越广泛的应用。本文主要研究低功耗脉冲型触发器,首先为了满足关键路径高性能的要求,本文设计了两个用于显性脉冲型触发器的低功耗脉冲信号发生器N-PG1和N-PG2,并进一步设计了高速低功耗显性双边沿脉冲型触发器SEDNIFF.新设计的N-PG1和N-PG2脉冲信号发生器通过有效地控制内部节点的充放电路径减少了短路电流,降低了电路功耗,而且N-PG2更具有平衡的脉冲产生时间,有利于减小脉冲型触发器的最小输入输出延时。新设计的SEDNIFF将锁存节点内置,简化了锁存器的结构,减少了外负载对触发器的影响,使其具备低功耗和低延时的特性。其次,为了在双电源系统中承担电平转换的任务,本文设计了低功耗脉冲型电平转换触发器LCFF-TG.新设计的LCFF-TG在耦合双反相器结构中加入了由脉冲信号控制的传输门,有效地减少了竞争电流,降低了触发器的功耗。最后,为了进一步降低触发器的功耗,本文在时钟边沿触发控制技术的基础上,结合条件放电技术和门控时钟技术的优点,提出了条件控制时钟技术,并应用该技术设计了条件控制时钟信号脉冲型触发器CCFF。新设计的CCFF在输入信号保持不变时能够自身封锁时钟信号,减少了触发器内部节点的冗余充放电,大幅地降低了触发器的功耗。本文对触发器的设计包括了前端设计和后端设计,设计实例表明新设计的脉冲型触发器具有先进性和实用性。基于TSMC0.18μm工艺的后端仿真结果显示,本文设计的各种低功耗脉冲型触发器均具有正确的逻辑功能和良好的瞬态特性。与已有文献中的同类脉冲型触发器相比,新设计的SEDNIFF在不同输入信号开关转换频率下均具有最小的功耗,在a=25%时它的功耗减少了7.0%-17.9%,PDP减少了12.2%-23.5%,适合用于对功耗和延时要求比较高的关键路径上；与同类脉冲型电平转换触发器相比,新设计的LCFF-TG在不同输入信号开关转换频率下均具有最小的功耗,在a=25%时它的功耗减少了15.8%-57.3%,PDP减少了6.8%～60.1%,适合用于采用双电源技术的高性能电路；新设计的CCFF在输入信号开关转换频率小于50%时比同类脉冲型触发器具有更低的功耗,在α=10%时功耗减少了49.6%-61.6%,由于条件控制时钟技术增大了CCFF的输入输出延时,所以它适合用于低功耗但对延时要求不高的非关键路径上。
蔡艳慧[10]（2011）在《MCU系统的低功耗研究和设计 ——新型低功耗触发器的设计与仿真》文中研究指明随着集成电路制造技术的飞速发展,集成规模的不断扩大和集成度的不断提高,功耗对电路的影响成为集成电路设计者必须考虑的因素。相关资料显示,集成电路的功耗随着工艺的发展而不断增加。功耗的不断增加,不但浪费资源,而且会带来一系列问题,如芯片失效、制造成本提高、影响环境等。因此,降低集成电路的功耗势在必行。在数字集成电路中,最常用的元件是锁存器和触发器。它不但是信号开始和结束的路径,而且也是每个时序电路中必不可少的组成部分。一种高性能处理器的功耗分析表明,很大一部分的时钟功耗是用来驱动时序元件的。因此,降低锁存器和触发器的功耗,尤其时钟分配网络的功耗,是降低芯片总功耗的关键。本文的主要工作和创新如下:首先,详细分析了CMOS电路的功耗来源,分别从工艺级、版图级、门级、寄存器传输级、系统级、电路级来介绍目前主要的低功耗设计技术和优化方法。其次,详细分析了能量回收技术的原理及实现,并在能量回收技术的指导下和传统结构的启发下,设计出了单边沿触发静态差分触发器（SETSDFF, single-edge triggered static differential flip-flop）。SETSDFF的优点如下:采用静态互补CMOS结构锁存方式,使电路具有性能好、静态功耗为0等优点;动态的时钟电路设计,不但可以降低电路的动态功耗,而且可以提高电路的速度;双轨输入数据的方式,有助于减少电路的响应时间,从而提高系统的速度。再次,在本文设计出SETSDFF的基础上又设计了双边沿触发静态差分触发器（DETSDFF, double-edge triggered static differential flip-flop）,并分别从功耗、时间特性、版图面积等方面详细比较了单边沿触发器和双边沿触发器的优劣。采用Spectre软件在SMIC 0.35um CMOS标准工艺下仿真电路结构,供电电源为3.3V,温度为27oC。验证结果表明,SETSDFF在时钟频率为40MHZ,50%数据转换行为时,方波时钟控制的触发器消耗的能量为133.7uJ,而正弦时钟控制的触发器消耗的能量仅为76.4uJ。DETSDFF在频率为200MHZ,数据转换行为为100%时,其功率消耗是310.6 uW。最后,对这一课题的研究进行了总结,并对今后的研究方向做了进一步展望。
二、基于双边沿触发的低功耗触发器逻辑设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于双边沿触发的低功耗触发器逻辑设计（论文提纲范文）
（1）面向超光谱应用的焦平面探测器读出电路特性研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 超光谱技术的产生和发展 |
| 1.3 红外读出电路研究进展 |
| 1.4 论文的研究目的和意义 |
| 1.5 论文的研究内容和安排 |
| 第2章 红外焦平面读出电路的总体结构设计 |
| 2.1 红外焦平面读出电路概述 |
| 2.2 面向超光谱应用的读出电路的特性 |
| 2.2.1 读出电路增益可控 |
| 2.2.2 读出电路任意开窗 |
| 2.2.3 读出电路读出顺序反转 |
| 2.2.4 读出电路多通道读出 |
| 2.3 读出电路数字控制的整体结构设计 |
| 2.4 本章总结 |
| 第3章 读出电路数字控制的设计和仿真 |
| 3.1 读出电路数字控制模块划分 |
| 3.2 读出电路数字控制模块设计 |
| 3.2.1 输入模块 |
| 3.2.2 行控制模块 |
| 3.2.3 列控制模块 |
| 3.3 基于格雷码的低功耗设计 |
| 3.4 读出电路数字控制的仿真结果和分析 |
| 3.5 基于格雷码的寻址计数器仿真和分析 |
| 3.6 本章总结 |
| 第4章 读出电路数字控制的半定制设计 |
| 4.1 半定制数字电路物理实现的过程 |
| 4.2 读出电路数字控制设计的综合和形式验证 |
| 4.3 读出电路数字控制设计的版图实现 |
| 4.4 半定制设计结果分析 |
| 4.4.1 功耗和面积结果分析 |
| 4.4.2 形式验证 |
| 4.4.3 静态时序分析 |
| 4.4.4 面阵规模可扩展分析 |
| 4.5 本章总结 |
| 第5章 全文总结与展望 |
| 5.1 全文总结 |
| 5.2 展望 |
| 参考文献 |
| 附录1 数字控制部分核心代码 |
| 附录2 加入pad之后的顶层网表 |
| 附录3 pad约束部分核心代码 |
| 附录4 输出模拟port约束部分脚本示例 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）一种高速高精度逐次逼近ADC的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本论文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 逐次逼近ADC概述 |
| 2.1 CMOS图像传感器中ADC的集成形式 |
| 2.2 逐次逼近ADC的基本结构 |
| 2.3 逐次逼近ADC的工作原理 |
| 2.4 ADC主要性能参数 |
| 2.4.1 静态参数 |
| 2.4.2 动态参数 |
| 2.5 常见ADC结构 |
| 2.5.1 ADC结构对比 |
| 2.6 本章小结 |
| 第三章 数模转换器与比较器的研究与设计 |
| 3.1 数模转换器的研究与设计 |
| 3.1.1 差分两步DAC的设计 |
| 3.1.2 DAC阵列单位电容的选取 |
| 3.1.3 采样开关 |
| 3.1.3.1 传统采样开关 |
| 3.1.3.2 栅压自举开关电路设计 |
| 3.1.4 DAC版图设计 |
| 3.2 比较器 |
| 3.2.1 传统比较器 |
| 3.2.2 新型可再生比较器 |
| 3.3 本章小结 |
| 第四章 SAR逻辑控制电路的研究与逐次逼近ADC整体仿真 |
| 4.1 SAR控制逻辑单元的研究 |
| 4.1.1 传统SAR控制逻辑电路 |
| 4.1.2 本文设计的SAR控制逻辑电路 |
| 4.2 逐次逼近ADC整体系统仿真 |
| 4.2.1 逐次逼近ADC整体功能仿真 |
| 4.2.2 逐次逼近ADC静态性能仿真 |
| 4.2.3 逐次逼近ADC动态性能仿真 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 未来研究展望 |
| 致谢 |
| 参考文献 |
（3）阻塞毛刺的低功耗双边沿触发器设计关键技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 CMOS电路发展 |
| 1.1.2 功耗问题概述 |
| 1.2 研究意义 |
| 1.2.1 触发器低功耗设计意义 |
| 1.2.2 本文研究意义 |
| 1.3 本文的研究内容和组织结构 |
| 1.3.1 本文的研究内容 |
| 1.3.2 本文的组织结构 |
| 第二章 CMOS低功耗触发器设计 |
| 2.1 电路功耗特性 |
| 2.1.1 静态功耗 |
| 2.1.2 动态功耗 |
| 2.2 电路低功耗设计技术与方法 |
| 2.2.1 不同层次的低功耗设计优化方法 |
| 2.2.2 常见低功耗优化方法 |
| 2.3 触发器设计与性能指标 |
| 2.3.1 延迟指标 |
| 2.3.2 功耗指标 |
| 2.3.3 功耗延迟积指标 |
| 2.4 毛刺对触发器的影响 |
| 2.5 本章小结 |
| 第三章 双边沿触发器概述 |
| 3.1 双边沿触发器简介 |
| 3.2 不同类型的双边沿触发器 |
| 3.2.1 数据选择器型 |
| 3.2.2 脉冲型 |
| 3.2.3 C单元型 |
| 3.2.4 真单相时钟型 |
| 3.3 双边沿触发器应用 |
| 3.3.1 预测数字电路老化失效 |
| 3.4 本章小结 |
| 第四章 阻塞毛刺的低功耗双边沿触发器 |
| 4.1 电路结构 |
| 4.2 工作原理 |
| 4.3 仿真结果与分析 |
| 4.3.1 性能比较 |
| 4.3.2 PVTA波动分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 研究工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（4）基于C单元的抗干扰低功耗双边沿触发器（论文提纲范文）
| 0 引 言 |
| 1 四种类型的双边沿触发器 |
| 1.1 数据选择器型双边沿触发器 |
| 1.2 C单元型双边沿触发器 |
| 1.3 脉冲型双边沿触发器 |
| 1.4 真单相时钟型双边沿触发器 |
| 2 本文提出的双边沿触发器 |
| 2.1 电路结构 |
| 2.2 工作原理 |
| 2.3 仿真结果 |
| 3 实验结果与比较分析 |
| 4 电压与温度波动分析 |
| 5 结 论 |
（5）低功耗抗毛刺的双边沿触发器的研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.1.1 集成电路发展概述 |
| 1.1.2 电路功耗概述 |
| 1.2 研究意义 |
| 1.2.1 低功耗的研究意义 |
| 1.2.2 本文的研究意义 |
| 1.3 本文的研究内容和组织结构 |
| 1.3.1 研究内容与创新点 |
| 1.3.2 组织结构 |
| 第2章 研究现状 |
| 2.1 低功耗设计技术 |
| 2.2 毛刺对电路的影响 |
| 2.2.1 毛刺的产生及危害 |
| 2.2.2 毛刺的消除 |
| 2.3 双边沿触发器的应用 |
| 2.3.1 预测数字电路的老化失效 |
| 2.3.2 检测时序故障 |
| 2.3.3 阻塞噪声信号 |
| 2.4 本章小结 |
| 第3章 CMOS低功耗触发器性能 |
| 3.1 功耗的来源 |
| 3.1.1 动态功耗 |
| 3.1.2 静态功耗 |
| 3.2 触发器的性能指标 |
| 3.2.1 功耗指标 |
| 3.2.2 时间延迟指标 |
| 3.2.3 功耗延迟积指标 |
| 3.3 触发器的仿真 |
| 3.3.1 仿真平台 |
| 3.3.2 仿真工具 |
| 3.4 本章小结 |
| 第4章 不同类型的双边沿触发器 |
| 4.1 MUX型双边沿触发器 |
| 4.2 脉冲式双边沿触发器 |
| 4.3 C单元型双边沿触发器 |
| 4.4 本章小结 |
| 第5章 新型双边沿触发器 |
| 5.1 电路结构 |
| 5.2 工作原理 |
| 5.3 实验结果及分析 |
| 5.3.1 性能比较 |
| 5.3.2 PVT波动分析 |
| 5.3.3 蒙特卡罗分析 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 全文总结 |
| 6.2 研究工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（6）触发器功耗控制技术与设计研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 触发器设计的研究背景 |
| 1.1.1 集成电路发展概况 |
| 1.1.2 信息安全及旁路分析发展概况 |
| 1.2 触发器功耗控制技术的研究意义 |
| 1.2.1 触发器低功耗控制技术的研究意义 |
| 1.2.2 触发器功耗平衡的研究意义 |
| 1.2.3 触发器功耗扰乱技术的研究意义 |
| 1.3 研究内容与结构安排 |
| 1.3.1 研究内容与创新点 |
| 1.3.2 论文的结构组织 |
| 第二章 低功耗触发器设计 |
| 2.1 CMOS电路功耗特性 |
| 2.1.1 动态功耗 |
| 2.1.2 静态功耗 |
| 2.2 触发器设计及其性能指标 |
| 2.2.1 模拟仿真与分析方法 |
| 2.2.2 测试平台 |
| 2.2.3 性能指标 |
| 2.3 触发器低功耗控制技术 |
| 2.4 低功耗脉冲触发器设计概述 |
| 2.5 基于时钟边沿选择触发控制技术的低功耗脉冲触发器设计 |
| 2.6 基于嵌入式钟控技术的低功耗脉冲触发器设计 |
| 2.6.1 基于嵌入式钟控技术和上拉技术的隐性脉冲触发器设计 |
| 2.6.2 基于嵌入式钟控技术的双边沿隐性脉冲触发器设计 |
| 2.6.3 基于嵌入式钟控技术的三值脉冲式D触发器设计 |
| 2.7 小结 |
| 第三章 功耗平衡触发器设计 |
| 3.1 旁路分析的概念及其分类 |
| 3.1.1 旁路攻击技术 |
| 3.1.2 旁路防御技术 |
| 3.2 单元电路级功耗平衡控制技术及其触发器设计 |
| 3.2.1 灵敏放大器逻辑(SABL)及其触发器设计 |
| 3.2.2 波动差分逻辑(WDDL)及其触发器设计 |
| 3.2.3 动态电流模逻辑(DyCML) |
| 3.3 基于动态电流模式逻辑的功耗平衡触发器设计 |
| 3.3.1 基于DyCML的触发器设计 |
| 3.3.2 仿真结果 |
| 3.4 小结 |
| 第四章 扰动功耗触发器设计 |
| 4.1 扰动功耗逻辑基本原理 |
| 4.1.1 扰动功耗逻辑实现概述 |
| 4.1.2 级联电压模块(CVL) |
| 4.1.3 FPL抗功耗分析 |
| 4.2 基于扰动功耗逻辑的触发器设计及其验证 |
| 4.3 基于不同逻辑的PRESENT/AES-SBox实现及结果分析 |
| 4.3.1 评估方法 |
| 4.3.2 基于SC、WDDL和FPL逻辑的PRESENT/AES-SBox的攻击结果分析 |
| 4.3.3 基于FPL逻辑实现的分析与优化 |
| 4.4 小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 未来展望 |
| 参考文献 |
| 作者简历与主要科研成果 |
（7）高性能电流型CMOS显性脉冲触发器设计（论文提纲范文）
| 1 脉冲触发器基本结构设计 |
| 1.1 CMOS电流电压反相器 |
| 2 电流型CMOS显性脉冲触发器 |
| 2.1 电流型CMOS边沿触发器 |
| 2.2 电流型CMOS显性脉冲触发器 |
| 3 模拟结果与比较 |
| 4 结 论 |
（8）基于QCA的数字逻辑电路设计研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.1.1 微电子学向纳电子学的演进 |
| 1.1.2 纳电子器件 |
| 1.1.3 量子细胞自动机及其应用 |
| 1.2 研究内容及章节安排 |
| 1.2.1 研究内容 |
| 1.2.2 章节安排 |
| 第2章 QCA原理 |
| 2.1 QCA细胞 |
| 2.1.1 QCA细胞结构 |
| 2.1.2 QCA细胞的量子力学描述 |
| 2.1.3 QCA细胞的特性 |
| 2.1.4 QCA的实现方法 |
| 2.2 QCA时钟 |
| 2.3 QCA逻辑电路的计算原理 |
| 2.4 QCA逻辑电路研究现状 |
| 2.5 QCA逻辑电路的设计和仿真 |
| 2.5.1 QCA逻辑电路的设计方法 |
| 2.5.2 QCA逻辑电路的设计规则 |
| 2.5.3 QCA逻辑电路的仿真方法 |
| 2.6 本章小结 |
| 第3章 QCA通用逻辑门与通用阈值逻辑门设计 |
| 3.1 QCA基本逻辑门 |
| 3.1.1 多数门 |
| 3.1.2 非门 |
| 3.1.3 QCA信号线 |
| 3.2 QCA组合逻辑电路的设计 |
| 3.3 QCA通用逻辑门设计 |
| 3.3.1 通用逻辑门 |
| 3.3.2 基于模块化技术的最佳通用逻辑门ULG.2设计及其应用 |
| 3.3.3 通用逻辑门ULG.3设计及其查表综合 |
| 3.4 QCA通用阈值逻辑门设计 |
| 3.4.1 通用阈值逻辑门 |
| 3.4.2 QCA三变量通用阈值逻辑门设计 |
| 3.4.3 基于QCA三变量通用阈值逻辑门的查表综合 |
| 3.5 本章小结 |
| 第4章 QCA双边沿触发器设计 |
| 4.1 QCA电平触发器和单边沿触发器 |
| 4.1.1 QCA电平触发器 |
| 4.1.2 QCA单边沿触发器 |
| 4.2 QCA双边沿触发器设计 |
| 4.2.1 双边沿触发器设计原理 |
| 4.2.2 单Latch结构的双边沿D触发器 |
| 4.2.3 QCA双边沿D触发器设计 |
| 4.2.4 QCA双边沿JK触发器设计 |
| 4.3 本章小结 |
| 第5章 三值QCA基本逻辑电路的Matlab仿真 |
| 5.1 多值逻辑 |
| 5.2 三值QCA细胞 |
| 5.3 QCA细胞的半经典模型及其电路仿真 |
| 5.3.1 QCA细胞的半经典模型 |
| 5.3.2 QCA电路的Matlab仿真 |
| 5.4 三值QCA基本逻辑电路的Matlab仿真 |
| 5.4.1 三值QCA信号线 |
| 5.4.2 三值QCA非门 |
| 5.4.3 三值QCA多数门 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 作者简历及在学期间取得的主要研究成果 |
（9）基于CMOS工艺的低功耗脉冲型触发器设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 CMOS集成电路发展概况 |
| 1.2 低功耗技术的研究意义 |
| 1.3 本文的研究意义和内容 |
| 1.4 论文的组织结构 |
| 第2章 CMOS低功耗触发器性能 |
| 2.1 CMOS电路的功耗特性 |
| 2.2 低功耗触发器的常用设计方法 |
| 2.3 触发器的设计仿真及其性能指标 |
| 2.4 本章小结 |
| 第3章 高速低功耗显性脉冲型触发器设计 |
| 3.1 脉冲型触发器 |
| 3.2 低功耗脉冲信号发生器 |
| 3.3 低功耗脉冲型触发器 |
| 3.4 本章小结 |
| 第4章 低功耗脉冲型电平转换触发器设计 |
| 4.1 聚集式电压方案和双电源技术 |
| 4.2 脉冲型电平转换触发器 |
| 4.3 新型的显性双边沿脉冲型电平转换触发器 |
| 4.4 仿真结果与分析 |
| 4.5 本章小结 |
| 第5章 条件控制时钟信号低功耗脉冲型触发器设计 |
| 5.1 条件控制技术 |
| 5.2 条件控制脉冲型触发器 |
| 5.3 新型条件控制时钟信号脉冲型触发器 |
| 5.4 仿真结果与分析 |
| 5.5 本章小结 |
| 第6章 结论 |
| 参考文献 |
| 作者简历及在学习期间取得的科研成果 |
（10）MCU系统的低功耗研究和设计 ——新型低功耗触发器的设计与仿真（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题的研究背景和意义 |
| 1.1.1 芯片运行的可靠性 |
| 1.1.2 芯片制造的成本 |
| 1.2 低功耗设计特点和流程 |
| 1.2.1 设计特点 |
| 1.2.2 设计流程 |
| 1.3 本文的主要结构和工作 |
| 第二章 低功耗技术综述 |
| 2.1 功耗来源分析 |
| 2.1.1 动态开关功耗 |
| 2.1.2 短路功耗 |
| 2.1.3 泄漏功耗 |
| 2.2 低功耗技术 |
| 2.2.1 工艺级低功耗优化技术 |
| 2.2.2 版图级低功耗优化技术 |
| 2.2.3 门级低功耗优化技术 |
| 2.2.4 寄存器传输级低功耗优化技术 |
| 2.2.5 系统级低功耗优化技术 |
| 2.2.6 电路级低功耗优化技术 |
| 2.3 本章小结 |
| 第三章 低功耗能量回收触发器 |
| 3.1 能量回收技术原理及其实现 |
| 3.1.1 能量回收技术的原理 |
| 3.1.2 能量回收技术的实现 |
| 3.2 低功耗触发器原理分析 |
| 3.3 能量回收触发器的设计 |
| 3.3.1 传输门能量回收触发器(TGERFF)和预取值静态脉冲触发器(PCSPFF) |
| 3.3.2 单边沿触发静态差分触发器（SETSDFF） |
| 3.3.3 仿真结果 |
| 3.4 本章小结 |
| 第四章 比较低功耗单和双边沿触发器 |
| 4.1 边沿触发器功耗分析 |
| 4.2 边沿触发器时间特性 |
| 4.3 单和双边沿触发器的设计 |
| 4.3.1 传统的边沿触发器 |
| 4.3.2 双边沿触发静态差分触发器(DETSDFF) |
| 4.3.3 实验结果比较 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录：作者在攻读硕士学位期间发表的论文 |
四、基于双边沿触发的低功耗触发器逻辑设计（论文参考文献）
- [1]面向超光谱应用的焦平面探测器读出电路特性研究[D]. 撒鹏花. 中国科学院大学(中国科学院上海技术物理研究所), 2021(01)
- [2]一种高速高精度逐次逼近ADC的研究与设计[D]. 刘源. 电子科技大学, 2021(01)
- [3]阻塞毛刺的低功耗双边沿触发器设计关键技术研究[D]. 杨潇. 合肥工业大学, 2021(02)
- [4]基于C单元的抗干扰低功耗双边沿触发器[J]. 黄正峰,杨潇,国欣祯,戚昊琛,鲁迎春,欧阳一鸣,倪天明,徐奇. 电子测量与仪器学报, 2020(12)
- [5]低功耗抗毛刺的双边沿触发器的研究[D]. 张阳阳. 合肥工业大学, 2019(01)
- [6]触发器功耗控制技术与设计研究[D]. 耿亮. 浙江大学, 2017(11)
- [7]高性能电流型CMOS显性脉冲触发器设计[J]. 张立彬,姚茂群,王彤. 浙江大学学报(理学版), 2013(04)
- [8]基于QCA的数字逻辑电路设计研究[D]. 肖林荣. 浙江大学, 2012(08)
- [9]基于CMOS工艺的低功耗脉冲型触发器设计[D]. 吴学祥. 浙江大学, 2012(07)
- [10]MCU系统的低功耗研究和设计 ——新型低功耗触发器的设计与仿真[D]. 蔡艳慧. 江南大学, 2011(08)
标签：触发器论文; 时钟信号论文; 逻辑门电路论文; 超大规模集成电路论文; 时钟同步论文;