一、可编程逻辑器件的应用（论文文献综述）
蔡畅[1]（2021）在《纳米SRAM型FPGA的单粒子效应及其加固技术研究》文中研究指明SRAM型FPGA具有可重构与高性能的优势,已成为星载系统的核心元器件。SRAM型FPGA主要是通过配置码流来控制内部存储器、寄存器等资源的逻辑状态,在辐射环境下极易引发单粒子效应,导致电路逻辑状态和功能发生改变,威胁空间系统的在轨安全。复杂的空间任务对数据存储、运算能力的要求越来越高,需要更高性能的SRAM型FPGA满足应用需求,而这类器件对重离子辐射效应较深亚微米器件更敏感。因此,本文针对65 nm、28 nm、16 nm等关键节点的SRAM型FPGA,通过系统性的重离子单粒子效应实验和理论研究,认识重离子与该类器件相互作用的物理机制,探究纳米CMOS工艺数字集成芯片辐射响应的物理规律、加固技术的有效性、适用性、失效阈值和失效条件,为抗辐射加固设计提供依据,为航空、航天领域推进高性能、高可靠的特大规模数字集成器件应用提供数据支持。本文研究了纳米SRAM型FPGA单粒子效应的测试方法以及系统设计,分析了测试向量、测试模式、测试方法、数据解析技术等的软硬件实现过程,阐述了复杂数字集成电路单粒子效应故障诊断与数据提取的优先级选择等关键问题。在此基础上,开展了体硅和Fin FET工艺商用SRAM型FPGA在辐射环境下单粒子效应响应的物理规律探究。从器件、电路等多层面分析了高能粒子与纳米集成电路相互作用的物理机理。基于重离子加速器实验,并结合Geant4、TRIM、CREME等工具,分析了电荷扩散半径、能量与射程的离散度等参数对实验结果的影响。研究发现,不同离子引起的SRAM型FPGA内部存储模块单粒子翻转截面受离子径迹特征与能量共同影响;器件内部CRAM、BRAM、DFF等核心资源的辐射敏感性响应规律具有显着差异,但受资源配置模式的影响严重,功能配置后BRAM的翻转截面提升～10倍;SRAM型FPGA功能故障的阈值与CRAM的翻转阈值直接关联;在高精度脉冲激光辐照平台的辅助下,建立了初始激光能量与器件SBU、MBU等参量的物理关联,揭示了商用Fin FET工艺SRAM型FPGA空间应用面临的功能失效问题及存在的安全隐患;验证了采用高能重离子Al-foil降能的方式完成倒封装ULSI单粒子效应实验与机理研究具有较强的实用性与推广价值。本文针对单元级版图加固与电路级配置模式加固两种策略对纳米SRAM型FPGA抗辐射性能的提升效果、防护机理以及加固失效的物理机制等开展了系统的实验研究。单元级版图加固能减弱电荷共享效应引起的MBU等问题,器件翻转阈值由<5 Me V·cm2·mg-1提升至～18 Me V·cm2·mg-1,证明在65 nm节点采用单元级版图加固提升关键配置位的翻转阈值是可行的。配置模式加固实验揭示了ECC与TMR的组合使用对器件抗单粒子翻转能力的提升效果突出,即使采用181Ta离子辐照,65 nm标准BRAM单元的翻转截面仅为8.5×10-9 cm2·bit-1（降低了～86.3%）。28 nm SRAM型FPGA的配置加固技术研究证实,电路内部全局时钟等敏感资源的使用方式会对DFF的翻转截面造成2-10倍影响。结合CREME工具的空间粒子谱预测SRAM型FPGA在轨应用价值,证明合理运用加固策略可有效降低器件的性能损失与面积代价,而关键资源采用物理版图加固设计具有必要性和合理性。文中提出的SRAM型FPGA内部资源相互影响的规律模型对其可靠性分析具有重要意义,解析关键配置位与其他存储资源、电路功能的关联性并确定影响系数,是判断该类器件在辐射环境下是否能够可靠运行的关键。针对UTBB FDSOI工艺,结合SRAM型FPGA的电路架构与逻辑资源类型,提取多款抗辐射电路结构并开展重离子辐照实验。结果表明,互锁单元、单端口延时门、多端口延时门等加固方式对单粒子翻转阈值与截面等参数的改善效果明显,紧密DICE和分离DICE器件的翻转阈值分别为～32 Me V·cm2·mg-1和～37 Me V·cm2·mg-1。22 nm节点的瞬态脉冲扰动对器件翻转截面的影响不可忽视。此外,背偏调控对阈值电压和辐射引入的非平衡载流子收集过程有影响,±0.2 V的微弱背偏电压可引起抗辐射单元翻转截面倍数增加。考虑空间粒子在4π范围的分布规律,设计了大倾角高能重离子辐照实验,获取了部分加固电路的失效条件并分析了电离能损与能量沉积区域。相关结果与同LET低能重离子垂直辐照的实验数据存在显着差异,仅在垂直辐照条件完成单粒子实验可能存在器件抗辐射性能被高估的风险。研究发现,基于FDSOI工艺实现超强抗辐射SRAM型FPGA具有可行性,相关物理性结论可为22 nm以下节点的星载抗辐射器件的研发提供实验数据和设计依据。
甄淑琦[2]（2021）在《兼容多协议多电平可编程I/O接口设计技术研究》文中认为随着半导体工艺发展,更小的特征尺寸让制造商能够在每颗芯片上集成更多单元,芯片集成度已达到上百万门甚至上千万门。这对于专用集成电路（Application Specific Integrated Circuit,ASIC）来说,设计难度以及制造成本都显着增加,然而芯片集成度提高使得半定制的现场可编程门阵列（Field Programmable Gate Array,FPGA）计算能力和处理能力越来越强大;另一方面,半定制的FPGA开发周期更短,产品风险也更低,在工程应用中通过编程开发并与其它电路模块协同配合,就能够搭建起复杂的电子系统处理各种类型的数据,这体现出FPGA具有更好的应用兼容性和灵活性。在信息化高速发展的今天,高端处理器、5G网络、航空航天等越来越多的应用场景需要实时处理海量数据,而FPGA恰好适用于对吞吐量和传输速度要求较高的场合。FPGA的通用I/O接口作为FPGA与外部进行通信的重要模块,势必要能适应不同电压协议的应用需要和日益增加的传输速度。通用I/O接口主要由两部分组成:输入输出缓冲器和各种特定功能的逻辑资源,其中输入输出缓冲器直接面向芯片外部,可编程支持多种电压协议,同时具有较好的传输速率。根据摩尔定律,芯片特征尺寸减小,电源电压也不断降低,在使用较低电源电压的情况下,通用I/O接口既要达到传输速率的高性能指标,还要能覆盖宽范围的电压协议要求。传统通用I/O接口设计方法很难覆盖高性能和宽范围这两种不同的情况,为解决这个问题,考虑设计两种类型的输入输出缓冲器,一种是高性能输入输出缓冲器,采用1.8V低压器件来保证电路的运算速度,但其仅支持1.8V以下的电压协议;另一种是宽范围输入输出缓冲器,可以支持1.2V-3.3V的电压协议,由于也采用1.8V低压器件,如何实现耐压是设计考虑的重点。本论文重点针对宽范围输入输出缓冲器展开研究,对工作电压范围覆盖1.2V-3.3V的37种不同I/O协议进行分类,考虑让相同类型的协议复用缓冲器以节约电路面积,最终设计了5种输入缓冲器和2种输出缓冲器。此外还增加了完成各项功能的其他重要电路模块,包括:耐压控制设计、全差分输出偏置产生、过压保护结构、低功耗设计等。在完成电路设计之后,绘制了版图并基于此对电路进行了仿真。最后,本论文所设计的FPGA通用I/O接口在28nm CMOS工艺下完成流片,测试结果表明,电路的各项功能完整,性能指标能达到指标要求,最高传输速率可达1Gbps。
沈凡[3]（2021）在《像素芯片的eFPGA核及其SEU加固设计》文中研究表明发射X射线偏振探测实验卫星是研究天体物理的一个重要手段,基于光电效应的微结构气体像素探测器使高灵敏度偏振探测变为可能。光电子径迹像素探测器是最常用的一种二维位置探测器,具有极低的噪声和超高的位置分辨率。然而随着像素阵列规模不断增大,像素芯片的读出电子学系统越来越复杂,已经包含了像素阵列控制、微控制器、专用数据处理单元、高速传输接口等诸多功能模块,而实验卫星对系统功耗和设备体积有一定的限制。随着半导体制造工艺和集成电路设计技术的发展,像素芯片读出电子学系统做成SOC芯片成为可能,这有利于降低系统功耗、减小卫星载荷重量。像素数据的读出方式、数据的处理算法需要针对不同的应用场景进行调整,然而微控制器的处理效率较低,专用数据处理单元和数字接口又不具备可编程性。为了提高像素芯片读出电子学系统SOC的可编程性和运行效率,本文针对像素芯片设计了一种嵌入式FPGA（eFPGA）核,名为“FLEXY”。本文的主要工作分为以下几个方面:1.采用Verilog硬件描述语言对eFPGA的可编程逻辑块、连接块、开关块、下载配置电路等基本要素进行建模,设计了一个规模大小可配置的eFPGA核。eFPGA核具有与传统FPGA相同的功能,而且由于采用与制造工艺无关的RTL级Verilog语言建模,可以方便地移植到不同的芯片制造工艺。本文采用基于ASIC的自动化数字IC设计流程对芯片进行后端版图设计,相对于传统的全定制方案,减少了版图设计工作量,缩短了开发周期。2.针对eFPGA核,基于开源FPGA布局布线工具VTR设计了一套专用的位流生成软件VTB。该软件能够完成逻辑综合、工艺映射、布局布线、位流生成等过程,可以满足eFPGA核的应用开发需求。3.在空间辐射环境中半导体器件容易产生单粒子翻转（SEU）效应,因此本文针对eFPGA核中的配置寄存器设计了 SEU辐射加固电路。该电路在传统的三模冗余电路中增加了错误检测和恢复电路,使电路能够对翻转的寄存器进行恢复,而不需要外部刷新电路的参与,增强了 eFPGA核的抗辐射性能。功能仿真和FPGA原型验证结果表明,所设计的eFPGA核和位流生成软件能够满足像素芯片的可编程需求。采用GSMC 0.13 um的工艺对eFPGA核进行了后端设计,10×10 CLB大小的eFPGA核具有800个四输入查找表和800个可编程触发器,系统工作频率达100MHz以上,版图面积为2.8×2.8 mm2。
张明铭[4]（2021）在《千万门级FPGA中PCIE模块的研究》文中研究指明总线（Bus）是通信系统中各功能组件信息交互的通讯网络,是高性能通信器件的关键技术之一。在高速数据处理系统中,系统总线的性能瓶颈是限制系统性能的重要因素之一。PCI Express总线技术是第三代系统总线技术,是目前高速设备支持的主流IO总线。PCI Express总线技术采用了串行差分信号传输的模式、端对端的传输架构,具有高频、高带宽、低功耗等性能优势。在高性能FPGA芯片中集成PCI Express总线接口能够有效提高芯片在高速数据传输环境下的系统性能,针对这一领域的研究具有重要的工程意义。本文基于一项千万门级FPGA芯片设计工程,研究了高性能FPGA器件中PCIE模块集成的技术路线。本文设计的芯片是一款自主研发国内领先的千万门级高性能FPGA器件,其采用了业界先进的28 nm工艺,集成的晶体管规模达到上亿级,芯片包含可编程单元达到693120个,集成了三个PCIE IP核,支持PCI Express3.0规范,支持最多8个传输通道、单通道最大8 GT/s的传输速率。文中所设计的FPGA芯片采用了业内经典的GRM结构,简化了PCIE IP核的集成工作。作者基于软件提供的链接约束关系,在FPGA芯片的顶层将PCIE IP核周围的功能模块的输入输出端口和FPGA中对应的互连资源的端口进行对应链接,在电路网表文件上实现了PCIE IP核的集成。文中提出了一套高效的PCIE核功能验证方法;作者基于Verilog语言搭建了一套符合灰盒验证思想的验证平台。开发的验证平台通过TASK函数在平台内封装了可重用的PCI Express协议验证向量指令集;作者通过对PCIE IP底层网表进行行为建模,在VCS软件中实现了快速仿真验证;整体验证环境采用了端对端的电路仿真模型,通过上游设备发送相关的事务激励,由下游设备接收激励数据包,产生响应;仿真完成后通过调用关键内部信号和IP核外部输入输出端口的信号,分析功能结果。芯片流片后,作者基于芯片验证阶段的工作,开发了FPGA芯片的应用测试平台,完成了对流片的FPGA样片的应用测试,实现了对FPGA芯片的PCI Express接口及其配套的CMT、SERDES、CLB、SRAM等模块调用;通过带宽示波器取样,得到了实时的信号传输质量眼图和误码率分析图,在实际测试环境中验证了FPGA芯片中PCI Express接口的可靠性。本文成功的完成了FPGA芯片中PCIE模块的集成、验证以及流片后的应用测试工作;搭建了支撑验证工作的验证平台,最终验证的功能覆盖率达到了100%;流片后的FPGA芯片经过样片应用测试,其PCIE接口在实际工作环境中,在8 GT/s、5 GT/s、2.5 GT/s三种传输模式下传输质量眼图的眼宽和眼高分别为125 ps、400 m V,200 ps、400 m V,400 ps,400 m V;在10-12误码率下的眼宽均大于0.6个UI;以上数据表明FPGA芯片的PCIE接口在三种模式的信号传输质量符合设计要求。
汪哲[5]（2021）在《FLASH型FPGA编程控制电路设计》文中提出现场可编程门阵列（Field Programmable Gate Array,FPGA）由于其特有的可编程特性,十年前在航空航天、工业、汽车等领域具有广泛的市场。如今FPGA的市场规模仍在不断扩大,开始在人工智能、机器学习、视频处理、大数据处理等领域发挥作用。FPGA是由比特流进行编程配置来实现不同的功能,储存配置比特流可以用几种不同的技术来实现,分别是SRAM、反熔丝与Flash。本文讨论的是Flash型FPGA,相对于其他两种技术,Flash型FPGA具有以下优点:掉电不丢失配置数据、低功耗、高可靠性等。由于以上优点,Flash型FPGA被广泛应用于航空航天及军工领域。由于Flash型FPGA的技术壁垒较高,设计制造基于Flash的FPGA的公司较少,相关的研究论文数量不多,掌握自主可控的Flash型FPGA技术迫在眉睫。FPGA要实现特定的功能,必须用比特流文件进行编程配置。本文的目的就是设计Flash型FPGA的编程控制电路,通过输入比特流文件,可以对Flash单元进行编程。本文首先介绍了Flash型FPGA的体系结构,宏观上可以对Flash型FPGA有基本的了解,微观上对Flash单元的工作原理也有清楚的认知。其次介绍了Flash型FPGA的软硬件配置环境,阐述了比特流文件的产生过程及Flash型FPGA的编程配置过程。编程软件及编程控制电路缺一不可,在进行编程控制电路的设计之前都应该进行研究。Flash型FPGA的编程控制电路设计是本文的重点,本文将Flash型FPGA的编程控制电路分为两部分。一是JTAG编程控制电路,二是行列编程控制电路。JTAG编程控制电路依据IEEE 1149.1与IEEE 1532标准实现对比特流文件的解析,控制整个编程配置过程。行列编程控制电路依据Flash单元的编程电压要求及阵列模块大小进行定制化设计,接收JTAG编程控制电路的控制信号,对Flash单元的栅极、漏极、源极加载特定电压,完成编程操作。最后对设计的Flash型FPGA编程控制电路进行仿真,仿真结果符合设计要求。完成对Flash型FPGA编程控制电路的设计。
于潇,刘文红,赵静,王栋,郭栋[6]（2021）在《基于航天系统的FPGA可靠性安全性分析方法研究》文中认为FPGA日益广泛地应用于航天系统的指挥与控制,实现较多关键功能,其产品必须具有高可靠性和安全性。目前,关于可靠性安全性分析方法的研究大部分是针对传统软件的,对FPGA不具有适用性。针对这一问题,通过研究软件的可靠性安全性分析方法,结合FPGA的应用特点,介绍了FPGA可靠性安全性分析方法,包括故障模式及影响分析（FMEA）技术、故障树分析（FTA）技术、安全性双向分析（BDA）技术、硬件-软件接口分析（HSIA）技术。同时以FPGA串口通信功能为例,介绍了FMEA、FTA等FPGA可靠性安全性分析方法的具体应用。
李永强,吕卫民[7]（2021）在《特种装备模拟器计算机MIN板热环境适应性》文中指出多数军用电子设备的热环境适应性评定仅参考依据美军军用标准进行的高低温交变试验数据,而固定的高低温标准使得试验温度往往脱离实际,仅能定性分析其热环境适应能力的强弱,难以作为任务决策及维护检测的参考依据。为真实再现军用电子设备所处的热环境状态,借助机械设计自动化软件Solidworks创建MD型模拟器计算机开关量输入板（简称MIN板）计算机辅助设计模型,并将其任务状态谱转变为环境温度谱和电子元器件热功耗谱,作为Icepak仿真的输入参数。以Arrhenius模型和改进C-M方程为基础,结合最优加速退化试验所得关键电子元器件实际失效数据及仿真所得电子元器件和电路板温度数据,分别解算电子元器件热退化失效时间及焊点热疲劳寿命。采用竞争失效方式评估MIN板预测寿命及薄弱环节,并将寿命数据作为其热环境适应性的定量化表征。仿真结果表明,电子元器件热退化为MIN板热失效的主要影响因素,焊点热疲劳为次要影响因素,其薄弱点主要为可编程逻辑器件及三态缓冲器,且北部、东部和南部地区预测寿命分别为10～11 a、8～9 a和5～6 a,与实际使用故障时间大致吻合。
刘媛媛[8]（2020）在《基于ATE的高性能FPGA测试方法研究》文中研究指明现场可编程门阵列（Field Programmable Gate Array,FPGA）由于其体积小,能耗低,性能高和可反复编程等优点成为电子系统设计的主流芯片。随着芯片复杂度和集成度越来越高,对电子元器件的可靠性试验和筛选的要求也越来越高,FPGA的测试需求变得尤为迫切。因此在保证测试覆盖率的基础上,减少配置次数,降低测试成本,提供一套完善的FPGA测试方法和测试流程具有重要的应用价值。本论文对Xilinx FPGA的测试方法展开研究,论文的主要内容分为以下三个方面。按功能结构的不同采用分治法的思想将FPGA划分为三个模块。采用一维阵列法的思想对可编程逻辑器件（Configurable Logic Block,CLB）进行测试方法设计,对其中的查找表（Look Up Table,LUT）资源测试方法加以改进,采用区域划分的方式设计物理约束文件,能有效减少约束文件的编写时间,准确地进行故障定位,提高故障检测率。可编程输入输出接口（I/O Block,IOB）采用设置双向端口的方式进行测试方法设计,一次测试图形的配置可实现IOB端口双向传输功能的测试。可编程互连资源（Interconnect Resource,IR）采用确定性布线方法进行测试。本论文通过配置图形设计与仿真进行了各模块资源的功能测试,验证了测试方法的可行性。设计开发了一款通用型矩阵接口板HSCV256＿Euro Pin＿V3,通过添加矩阵切换电路解决了FPGA芯片测试中遇到的多电源测试、芯片管脚定义多样性等问题,实现了不同测试任务的兼容,为FPGA芯片测试提供外围硬件支持。以国产自动测试设备BC3192EX为ATE（Automatic Test Equipment）测试平台。配置测试图形,编写测试程序,通过上机实验完成了芯片的功能测试和参数测试,验证了FPGA测试方法的可行性。本论文研究的测试方法具有通用性,可作为Xilinx FPGA测试方案的开发模板,提供了一套完善的FPGA测试方法和测试流程。
张伟鹏[9]（2020）在《旋转变压器高精度解码算法研究及系统实现》文中认为旋转变压器以其高效、可靠、环境耐受性强,常常被用于电动汽车和伺服控制领域中的位置和速度的测量。旋转变压器通过把高频输入信号转换成成一定函数关系的待解码信号。然而,要从该输出信号中获取有用的角位置信息,具有非常大的难度。因此,本课题设计了基于单芯片的解码系统,并在研究该系统的基础上提出了一种高精度线性解码技术的方案,针对解码算法中的误差进行分析后,提出了精度补偿算法,并针对误差补偿后最终的解码误差进行了理论计算,为了进一步验证该技术的可行性和有效性,对该方案所涉及的电路和各模块的程序实现,进行了仿真分析。通过仿真数据与实验数据作对比,总结了两种解码思路各自的特点及应用范围,具有重要的研究意义和广泛的工程实用价值。首先,论文阐述了课题研究的背景及其旋转变压器解码技术在国内外发展现状,同时构建了单芯片解码系统,并对该系统中涉及的重要电路进行了详细的理论分析、实际测试,组成了可靠的解码系统,编写了上位机测试界面,并针对串口上传的数据进行转换后以数据和图形曲线显示。其次,对跟踪型轴角转换算法的研究基础上,提出了线性解码算法,并对线性解码算法进行了理论推导和建模分析验证,并根据实验数据与仿真数据对两种方案进行了对比,总结了各自的特点。同时针对线性解码算法中解码精度有待提高的问题,进行了深入研究,提出了精度补偿算法,使得精度发生了明显改善。最后,根据系统精度对比实验,验证了该系统的满足技术要求,同时对实验数据和解码系统进行分析,对存在的误差进行了理论分析,并通过实验数据对误差曲线进行函数拟合,并对拟合结果进行了验证。论文以实际工程指标为出发点,结合旋转变压器角位移测试平台,完成了对各种分辨率下角位移解码精度的测试与分析,得到了多组解码数据,同时根据解码数据结果,分析其存在的误差原因,提出误差补偿措施,对补偿结果进行了验证。
王潇[10]（2020）在《垂直磁各向异性纳米异质结构的自旋轨道力矩研究》文中指出利用电学方法操控磁矩方向是自旋电子学领域最重要的研究课题之一,其中利用自旋轨道力矩（SOT）来驱动磁矩翻转已经发展为一种重要的手段,受到人们的广泛关注。本论文以自旋轨道力矩效应研究为核心,从相关材料的探索到器件的应用、以及如何进一步提高典型器件结构中的自旋流传输效率几个方面开展工作,具体的研究内容如下:（1）研究了Pt/Co/Ru/Co/Pt多层膜结构中电流驱动磁矩的翻转。通过材料优化,在两个Co层中分别实现了垂直磁各向异性和面内磁各向异性、以及两者之间的反铁磁耦合。分别独立地实现了两个磁性层在零磁场下基于自旋轨道力矩驱动的磁矩翻转,同时垂直磁化的Co磁矩的翻转极性可以通过控制面内Co磁矩的方向实现反转。以这种极性可控的磁矩翻转为基础,实现了纯电学操控的可编程多功能自旋逻辑单元器件,并在其中演示了“与”（AND）、“非”（NOT）、“与非”（NAND）等3种不同的可编程逻辑功能。（2）实现了电流驱动范德瓦尔斯铁磁体Fe3Ge Te2中的磁矩翻转。通过机械剥离法和磁控溅射技术相结合,制备了Fe3Ge Te2/Pt双层样品。通过系统的电输运测试,表征了这种新型磁性材料中的居里温度和垂直磁各向异性等性能。利用二次谐波法验证并表征了Pt中自旋霍尔效应产生的自旋流对Fe3Ge Te2产生的SOT作用。最终实现了基于SOT效应的电流驱动磁矩翻转,并且得到了不同温度和磁场下临界翻转电流的相图。（3）研究了反铁磁金属Ir Mn中自旋流输运问题。系统地表征了W/Ir Mn/Co Fe B中的自旋霍尔磁电阻和自旋轨道力矩有效场,以此为手段表征Ir Mn中的自旋输运。从自旋霍尔磁电阻的温度依赖关系中观测到了在Ir Mn的Néel温度附近出现的自旋传输增强现象。但是相对于没有Ir Mn的样品,只要有Ir Mn插层存在,自旋传输都会受到抑制。最后我们将其归因于Ir Mn中自旋传输是由与反铁磁序无关的电子自旋输运主导的,自旋极化电流在Ir Mn中的传输并不能有效地激发磁子。
二、可编程逻辑器件的应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、可编程逻辑器件的应用（论文提纲范文）
（1）纳米SRAM型FPGA的单粒子效应及其加固技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 空间辐射环境与辐射效应简介 |
| 1.2 单粒子效应及其表征分析方法 |
| 1.2.1 单粒子效应物理机制 |
| 1.2.2 单粒子效应的主要类型 |
| 1.2.3 单粒子效应核心参数 |
| 1.2.4 单粒子效应实验方法 |
| 1.2.5 单粒子效应的数值仿真技术 |
| 1.3 SRAM型 FPGA的发展现状 |
| 1.4 典型 SRAM型 FPGA的资源架构 |
| 1.4.1 可配置逻辑块 |
| 1.4.2 互连与布线资源 |
| 1.4.3 可编程的输入输出单元 |
| 1.4.4 其他资源 |
| 1.5 SRAM型 FPGA的单粒子效应研究现状 |
| 1.5.1 SRAM型 FPGA单粒子效应基本介绍 |
| 1.5.2 晶体管密度对SRAM型 FPGA单粒子效应的影响 |
| 1.5.3 晶体管工作参数对SRAM型 FPGA单粒子效应的影响 |
| 1.5.4 SRAM型 FPGA单粒子效应加固技术面临的挑战 |
| 1.6 论文的研究内容与目标 |
| 第2章 SRAM型 FPGA单粒子效应测试方法与实验技术 |
| 2.1 本章引论 |
| 2.2 单粒子效应测试方法与流程 |
| 2.2.1 单粒子闩锁的监测与防护 |
| 2.2.2 单粒子功能中断测试 |
| 2.2.3 单粒子翻转的测试 |
| 2.3 单粒子效应测试系统硬件模块 |
| 2.4 单粒子效应测试系统软件模块 |
| 2.5 单粒子效应实验测试向量的设计 |
| 2.6 单粒子效应测试系统功能验证 |
| 2.7 重离子单粒子效应辐照实验 |
| 2.8 本章小结 |
| 第3章 纳米级商用SRAM型 FPGA单粒子效应实验 |
| 3.1 本章引论 |
| 3.2 器件选型与参数信息 |
| 3.3 实验向量设计 |
| 3.4 辐照实验条件与参数设计 |
| 3.4.1 重离子辐照条件与参数计算 |
| 3.4.2 脉冲激光辐照条件与参数 |
| 3.5 单粒子效应数据结果 |
| 3.5.1 相同工艺不同结构BRAM与 CRAM的实验结果 |
| 3.5.2 相同工艺不同结构DFF的实验结果 |
| 3.5.3 测试参量依赖性的实验结果 |
| 3.5.4 FinFET工艺器件的实验研究 |
| 3.6 分析与讨论 |
| 3.6.1 存储单元单粒子翻转机理讨论 |
| 3.6.2 测试技术与结果 |
| 3.7 本章小结 |
| 第4章 纳米SRAM型 FPGA单粒子效应加固技术研究 |
| 4.1 本章引论 |
| 4.2 单元级版图加固的SRAM型 FPGA |
| 4.3 电路级配置模式加固的SRAM型 FPGA |
| 4.3.1 电路级配置模式加固的BRAM |
| 4.3.2 电路级配置模式加固的DFF |
| 4.4 加固单元与电路的重离子实验设计 |
| 4.5 单元级版图加固效果的实验研究 |
| 4.5.1 单元级版图加固对SEU的影响 |
| 4.5.2 单元级版图加固对SEFI的影响 |
| 4.6 电路级配置模式加固效果的实验研究 |
| 4.6.1 配置模式加固的BRAM |
| 4.6.2 配置加固的DFF |
| 4.7 加固效果及适用性讨论 |
| 4.7.1 单元级版图加固的效果及适用性 |
| 4.7.2 电路级配置模式加固的效果及适用性 |
| 4.8 本章小结 |
| 第5章 在轨翻转率及空间应用 |
| 5.1 本章引言 |
| 5.2 空间翻转率预估流程 |
| 5.3 重离子引起的空间翻转率预估 |
| 5.4 降低小尺寸SRAM型 FPGA空间翻转率的方法研究 |
| 5.5 本章小结 |
| 第6章 FDSOI工艺抗辐射电路及其应用 |
| 6.1 本章引言 |
| 6.1.1 提升纳米SRAM型 FPGA抗单粒子效应能力的主要途径 |
| 6.1.2 抗辐射SRAM型 FPGA涉及的单元与电路类型 |
| 6.1.3 纳米FDSOI工艺器件单粒子效应研究现状 |
| 6.1.4 本章研究内容 |
| 6.2 22 nm UTBB FDSOI器件 |
| 6.3 基于22 nm FDSOI工艺的DFF测试电路 |
| 6.4 基于22 nm FDSOI工艺的抗辐射SRAM |
| 6.5 FDSOI测试样片的单粒子效应实验设计 |
| 6.5.1 测试样片的实验向量设计 |
| 6.5.2 单粒子效应实验参数与条件 |
| 6.6 FDSOI DFF单粒子效应实验结果 |
| 6.6.1 FDSOI DFF单粒子翻转截面 |
| 6.6.2 测试频率对DFF单粒子翻转的影响 |
| 6.6.3 数据类型对DFF单粒子翻转的影响 |
| 6.6.4 背偏电压对DFF单粒子翻转的影响 |
| 6.6.5 DFF中单粒子翻转类型统计 |
| 6.7 FDSOI SRAM单粒子效应实验结果 |
| 6.7.1 FDSOI SRAM单粒子翻转特征 |
| 6.7.2 测试应力对SRAM单粒子翻转的影响 |
| 6.7.3 FDSOI SRAM单粒子翻转位图 |
| 6.8 FDSOI的抗辐射电路加固效果讨论 |
| 6.8.1 FDSOI DFF抗辐射加固效果 |
| 6.8.2 FDSOI SRAM抗辐射加固效果 |
| 6.9 影响22 nm FDSOI器件单粒子效应敏感性的关键参量 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 主要结论 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 主要缩写对照表 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）兼容多协议多电平可编程I/O接口设计技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题的研究背景 |
| 1.2 国内外发展现状 |
| 1.2.1 国外发展现状 |
| 1.2.2 国内发展现状 |
| 1.3 论文研究的目的和意义 |
| 1.4 论文整体架构 |
| 2 宽范围通用I/O接口概述 |
| 2.1 FPGA概述 |
| 2.2 宽范围通用I/O接口结构概述 |
| 2.3 本章小结 |
| 3 宽范围输入输出缓冲器电路设计 |
| 3.1 整体设计结构 |
| 3.2 耐压控制 |
| 3.3 宽范围输入输出缓冲器 |
| 3.3.1 单端协议输出缓冲器 |
| 3.3.2 单端协议输入缓冲器 |
| 3.3.3 伪差分协议输入缓冲器 |
| 3.3.4 全差分协议输入输出缓冲器 |
| 3.4 全差分输出偏置产生 |
| 3.5 过压保护结构 |
| 3.6 低功耗设计 |
| 3.7 抗静电放电设计 |
| 3.8 本章小结 |
| 4 宽范围输入输出缓冲器电路仿真 |
| 4.1 版图实现 |
| 4.2 输入输出缓冲器功能验证 |
| 4.3 输入输出缓冲器的直流参数 |
| 4.3.1 单端输出缓冲器V_(OH)和 V_(OL) |
| 4.3.2 差分输出缓冲器的V_(OCM)和V_(OD) |
| 4.3.3 单端输入缓冲器V_(IH)和V_(IL) |
| 4.3.4 差分输入缓冲器的V_(ICM)和V_(ID) |
| 4.4 输入输出缓冲器的开关参数 |
| 4.5 IBUFDISABLE功能及延时 |
| 4.6 INTERDISABLE功能及端接电阻 |
| 4.7 内部V_(REF)产生 |
| 4.8 本章小结 |
| 5 宽范围通用I/O接口电路测试 |
| 5.1 测试平台 |
| 5.2 宽范围输入输出缓冲器基本功能及性能测试 |
| 5.2.1 单端输入输出缓冲器测试结果 |
| 5.2.2 差分输入输出缓冲器测试结果 |
| 5.2.3 其他重要功能测试结果 |
| 5.3 宽范围通用I/O接口收发测试方案 |
| 5.3.1 发送端设计 |
| 5.3.2 接收端设计 |
| 5.3.3 收发测试结果 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（3）像素芯片的eFPGA核及其SEU加固设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 X射线偏振探测实验 |
| 1.1.2 光电子径迹像素探测器 |
| 1.2 选题原因和研究目的 |
| 1.3 国内外研究现状 |
| 1.4 论文主要研究内容和创新 |
| 1.5 论文结构安排 |
| 第二章 FPGA体系结构介绍 |
| 2.1 全局布线架构 |
| 2.2 详细布线架构 |
| 2.3 可编程逻辑块 |
| 2.4 FPGA可编程技术 |
| 2.5 输入输出模块 |
| 2.6 本章小结 |
| 第三章 像素芯片的eFPGA核设计 |
| 3.1 eFPGA核电路设计 |
| 3.1.1 芯片总体结构设计 |
| 3.1.2 逻辑块设计 |
| 3.1.3 布线通道的设计 |
| 3.1.4 连接块设计 |
| 3.1.5 开关块设计 |
| 3.1.6 配置电路设计 |
| 3.1.7 输入输出模块设计 |
| 3.1.8 时钟设计 |
| 3.2 eFPGA芯片后端实现 |
| 3.2.1 数字IC设计流程介绍 |
| 3.2.2 逻辑综合 |
| 3.2.3 布局布线 |
| 3.2.4 芯片参数 |
| 3.3 本章小结 |
| 第四章 eFPGA核SEU加固设计 |
| 4.1 辐射原理和防护方法 |
| 4.1.1 辐射机理 |
| 4.1.2 辐射加固设计方法简介 |
| 4.2 基于三模冗余的加固设计方法 |
| 4.2.1 电路整体设计 |
| 4.2.2 触发器三模冗余电路 |
| 4.2.3 检错和纠错电路 |
| 4.3 本章小结 |
| 第五章 eFPGA核位流生成软件设计 |
| 5.1 FPGA应用设计流程介绍 |
| 5.2 VTB位流生成软件总体结构 |
| 5.3 FPGA结构化描述 |
| 5.4 基于VTR的布局布线 |
| 5.5 BitCreater位流生成软件模块设计 |
| 5.6 本章小结 |
| 第六章 eFPGA核验证与测试 |
| 6.1 芯片的仿真 |
| 6.1.1 逻辑块的仿真 |
| 6.1.2 连接块的仿真 |
| 6.1.3 开关块的仿真 |
| 6.1.4 输入输出模块的仿真 |
| 6.1.5 系统功能的仿真 |
| 6.2 SEU辐射加固电路仿真 |
| 6.2.1 功能仿真 |
| 6.2.2 单粒子效应仿真 |
| 6.3 FPGA原型验证 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 本文总结 |
| 7.2 研究工作展望 |
| 参考文献 |
| 攻读硕士期间发表的论文 |
| 致谢 |
（4）千万门级FPGA中PCIE模块的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文研究背景与意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 本文的组织结构及内容安排 |
| 第二章 高速总线技术与千万门级高性能现场可编程门阵列器件 |
| 2.1 高性能现场可编程门阵列 |
| 2.2 PCI EXPRESS高速串行总线概论 |
| 2.2.1 PCI EXPRESS的经典拓扑架构概述 |
| 2.2.2 PCI EXPRESS内部的分层结构 |
| 2.2.3 PCI EXPRESS的包 |
| 2.2.4 链路训练和初始化 |
| 2.3 本章小结 |
| 第三章 千万门级FPGA的设计与PCI EXPRESS模块的集成 |
| 3.1 FPGA芯片的结构介绍 |
| 3.1.1 典型FPGA芯片的工艺 |
| 3.1.2 典型FPGA芯片的架构 |
| 3.2 高性能FPGA芯片结构与PCI EXPRESS模块的集成 |
| 3.2.1 PCI EXPRESS模块的互连资源 |
| 3.2.2 PCI EXPRESS核的结构 |
| 3.2.3 功能配置模块 |
| 3.2.4 输入输出互联模块 |
| 3.2.5 FPGA逻辑 |
| 3.2.6 CMT模块 |
| 3.2.7 SERDES模块 |
| 3.3 本章小结 |
| 第四章 PCI EXPRESS核的验证方法研究 |
| 4.1 通用验证平台的架构 |
| 4.1.1 验证仿真电路环境 |
| 4.1.2 验证环境的结构 |
| 4.2 验证激励向量介绍 |
| 4.3 验证结果分析 |
| 4.3.1 PIC EXPRESS系统的初始化和链路训练的验证 |
| 4.3.2 基本事务的验证 |
| 4.3.3 时钟和复位仿真 |
| 4.3.4 电源管理的验证 |
| 4.3.5 中断功能的验证 |
| 4.3.6 LATENCY TOLERANCE REPORTING消息的验证 |
| 4.3.7 ALTERNATIVE ROUTING-ID INTERPRETATION功能验证 |
| 4.3.8 OPTIMIZED BUFFER FLUSH/FILL消息的验证 |
| 4.3.9 基地址寄存器的验证 |
| 4.3.10 极性倒置的验证 |
| 4.4 本章小结 |
| 第五章 千万门级FPGA中 PCI EXPRESS接口应用测试 |
| 5.1 架构设计 |
| 5.2 子模块设计 |
| 5.2.1 JTAG接口模块 |
| 5.2.2 EP模块 |
| 5.2.3 RP模块的设计 |
| 5.3 应用测试流程简介 |
| 5.4 应用工程的建立 |
| 5.4.1 约束策略 |
| 5.4.2 布局布线结果 |
| 5.4.3 时序报告和功耗分析 |
| 5.5 应用平台的搭建和测试 |
| 5.5.1 功能应用 |
| 5.5.2 不同模式下的传输质量分析 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 文章总结 |
| 6.2 未来展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（5）FLASH型FPGA编程控制电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外发展现状 |
| 1.3 本文的主要内容与结构安排 |
| 第二章 FLASH型 FPGA体系结构 |
| 2.1 FLASH型 FPGA主体架构 |
| 2.1.1 电路规模 |
| 2.1.2 可编程架构分布 |
| 2.2 FLASH开关 |
| 2.3 可编程逻辑单元 |
| 2.4 布线资源 |
| 2.5 时钟调节电路 |
| 2.6 本章小结 |
| 第三章 FLASH型 FPGA软硬件编程环境 |
| 3.1 FLASH型 FPGA软件编程环境 |
| 3.1.1 Libero软件简介 |
| 3.1.2 FLASH型 FPGA开发流程 |
| 3.1.3 编程配置文件内容 |
| 3.2 FLASH型 FPGA硬件编程环境 |
| 3.2.1 编程配置模式 |
| 3.2.2 编程配置电路 |
| 3.3 本章小结 |
| 第四章 FLASH型 FPGA的 JTAG编程控制电路设计 |
| 4.1 JTAG概述 |
| 4.2 TAP控制器 |
| 4.3 ISC状态机 |
| 4.3.1 ISC状态机概述 |
| 4.3.2 ISC系统状态 |
| 4.3.3 系统模态和测试模式之间的转换 |
| 4.3.4 ISC电路结构 |
| 4.4 指令寄存器 |
| 4.5 指令译码器与指令集 |
| 4.6 数据寄存器 |
| 4.6.1 器件标识寄存器 |
| 4.6.2 地址寄存器 |
| 4.7 本章小结 |
| 第五章 FLASH型 FPGA行列编程控制电路设计 |
| 5.1 电平转换电路 |
| 5.2 字线编程高压通路 |
| 5.3 位线编程高压通路 |
| 5.4 本章小结 |
| 第六章 FLASH型 FPGA编程控制电路的仿真 |
| 6.1 TAP控制器功能仿真 |
| 6.2 ISC状态机功能仿真 |
| 6.3 指令寄存器及指令译码器功能仿真 |
| 6.4 数据寄存器功能仿真 |
| 6.5 电平转换电路功能仿真 |
| 6.6 字线编程高压通路功能仿真 |
| 6.7 位线编程高压通路功能仿真 |
| 6.8 本章小结 |
| 第七章 全文总结与展望 |
| 7.1 全文总结 |
| 7.2 论文创新 |
| 7.3 展望未来 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的研究成果 |
（6）基于航天系统的FPGA可靠性安全性分析方法研究（论文提纲范文）
| 0 引言 |
| 1 FPGA可靠性安全性分析方法 |
| 1.1 可编程逻辑器件软件故障模式及影响分析FMEA技术 |
| 1.2 可编程逻辑器件软件故障树分析(FTA)技术 |
| 1.3 可编程逻辑器件软件安全性双向分析(BDA)技术 |
| 1.4 硬件-软件接口分析(HSIA)技术 |
| 2 FPGA可靠性安全性分析方法应用 |
| 3 结论 |
（7）特种装备模拟器计算机MIN板热环境适应性（论文提纲范文）
| 0 引言 |
| 1 热分析与载荷谱 |
| 1.1 热传导相关参量 |
| 1.2 热对流相关参量 |
| 1.3 载荷谱 |
| 2 MIN板热仿真 |
| 2.1 CAD模型构建 |
| 2.2 Icepak热仿真 |
| 3 电子元器件热退化 |
| 3.1 关键电子元器件温度 |
| 3.2 Arrhenius模型 |
| 3.3 加速退化试验 |
| 3.4 关键电子元器件寿命 |
| 4 焊点热疲劳 |
| 4.1 焊点处电路板温度 |
| 4.2 改进C-M方程 |
| 4.3 危险焊点预测寿命 |
| 5 热环境适应性 |
| 5.1 热环境寿命预测 |
| 5.2 对比验证 |
| 6 结论 |
（8）基于ATE的高性能FPGA测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 FPGA测试技术发展现状 |
| 1.3 FPGA测试分类 |
| 1.4 研究内容与组织结构 |
| 1.4.1 研究内容 |
| 1.4.2 论文组织结构 |
| 第2章 FPGA器件结构分析与故障分类 |
| 2.1 FPGA器件结构分析 |
| 2.1.1 逻辑资源CLB结构 |
| 2.1.2 输入/输出模块IOB结构 |
| 2.1.3 互连资源IR结构 |
| 2.2 FPGA器件故障分类 |
| 2.2.1 逻辑资源CLB故障 |
| 2.2.2 输入/输出模块IOB故障 |
| 2.2.3 互连资源IR故障 |
| 2.3 本章小结 |
| 第3章 FPGA器件测试方案总体设计 |
| 3.1 逻辑资源CLB测试 |
| 3.1.1 查找表LUT测试方法设计与仿真 |
| 3.1.2 触发器Flip Flop测试方法验证与仿真 |
| 3.1.3 快速进位逻辑Carry Logic测试方法验证与仿真 |
| 3.2 输入/输出模块IOB测试 |
| 3.2.1 IOB模块测试方法设计与仿真 |
| 3.3 互连资源IR测试 |
| 3.3.1 互连资源IR测试方法验证 |
| 3.4 本章小结 |
| 第4章 基于BC3192EX的 ATE测试系统 |
| 4.1 BC3192EX测试系统 |
| 4.1.1 系统硬件 |
| 4.1.2 系统软件 |
| 4.2 芯片测试通用接口板设计 |
| 4.3 本章小结 |
| 第5章 基于ATE测试系统的FPGA测试方法验证 |
| 5.1 FPGA测试方法验证 |
| 5.1.1 测试流程 |
| 5.1.2 测试结果分析 |
| 5.2 本章小结 |
| 第6章 结论与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 A |
| 在学期间的研究成果 |
| 致谢 |
（9）旋转变压器高精度解码算法研究及系统实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题研究的背景和意义 |
| 1.2 课题研究现状 |
| 1.2.1 角位置传感器的发展及应用现状 |
| 1.2.2 旋转变压器解码技术的发展趋势 |
| 1.3 论文主要研究的内容及章节安排 |
| 2 旋转变压器单芯片解码系统电路设计 |
| 2.1 旋转变压器概述 |
| 2.1.1 正余弦旋转变压器的工作原理 |
| 2.1.2 正余弦旋转变压器畸变消除 |
| 2.2 跟踪型轴角转换芯片解码法分析 |
| 2.3 硬件电路设计整体方案 |
| 2.4 解码电路设计 |
| 2.4.1 AD2S1210管脚配置及功能描述 |
| 2.4.2 AD2S1210配置电路 |
| 2.4.3 激励信号处理电路 |
| 2.4.4 正余弦信号处理电路 |
| 2.5 核心控制器电路设计 |
| 2.5.1 STM32F103配置电路 |
| 2.5.2 通信接口电路 |
| 2.5.3 电源电路 |
| 2.6 本章小结 |
| 3 提高精度的线性解码技术研究 |
| 3.1 线性解码技术简介 |
| 3.2 线性解码算法的原理及补偿技术 |
| 3.2.1 线性解码算法的变换原理 |
| 3.2.2 提高精度方法 |
| 3.2.3 算法建模仿真分析 |
| 3.3 基于可编程逻辑器件的角位移测量系统电路设计 |
| 3.3.1 数模转换电路 |
| 3.3.2 增益调节电路 |
| 3.3.3 低通滤波器电路 |
| 3.3.4 AD转换电路设计 |
| 3.4 本章小结 |
| 4 旋转变压器解码系统软件实现 |
| 4.1 控制器软件整体结构 |
| 4.2 控制程序及算法程序设计 |
| 4.2.1 AD2S1210通信接口配置程序 |
| 4.2.2 UART接口程序 |
| 4.2.3 激励信号产生程序 |
| 4.2.4 ADC转换程序 |
| 4.2.5 线性解码算法程序 |
| 4.3 上位机软件程序设计 |
| 4.3.1 单片机与上位机界面通信设计 |
| 4.3.2 上位机软件框架及界面 |
| 4.4 本章小结 |
| 5 系统实验及误差分析补偿技术 |
| 5.1 实验准备与系统调试 |
| 5.1.1 实验准备 |
| 5.1.2 系统调试 |
| 5.1.3 实验数据 |
| 5.1.4 实验结论 |
| 5.2 解码系统误差分析 |
| 5.2.1 幅值不平衡误差 |
| 5.2.2 不完全正交误差 |
| 5.2.3 感应谐波误差 |
| 5.2.4 相移误差 |
| 5.2.5 激励谐波误差 |
| 5.3 误差补偿方法 |
| 5.3.1 系统硬件电路设计方面 |
| 5.3.2 系统软件设计方面 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 论文研究总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（10）垂直磁各向异性纳米异质结构的自旋轨道力矩研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 自旋电子学简介 |
| 1.1.1 磁电阻效应 |
| 1.1.2 自旋力矩效应 |
| 1.2 自旋轨道力矩效应的起源与应用 |
| 1.2.1 自旋霍尔效应与Rashba效应 |
| 1.2.2 自旋轨道力矩驱动的磁矩翻转 |
| 1.2.3 基于自旋轨道力矩的自旋逻辑 |
| 1.3 自旋轨道耦合材料的发展 |
| 1.3.1 重金属材料 |
| 1.3.2 拓扑绝缘体 |
| 1.3.3 范德瓦尔斯材料 |
| 1.3.4 反铁磁材料 |
| 1.4 本论文的主要内容和结构 |
| 第2章 实验方法 |
| 2.1 薄膜沉积技术 |
| 2.2 微纳加工技术 |
| 2.2.1 紫外曝光与电子束曝光 |
| 2.2.2 氩离子刻蚀与反应离子刻蚀 |
| 2.3 磁电性质表征方法 |
| 2.3.1 磁学性质表征 |
| 2.3.2 磁电输运性质测试 |
| 第3章 自旋轨道力矩的表征方法 |
| 3.1 磁滞回线偏移法 |
| 3.2 二次谐波小场扫描法 |
| 3.3 面内角度依赖的二次谐波法 |
| 第4章 基于自旋轨道力矩的零磁场可编程多功能自旋逻辑 |
| 4.1 研究背景 |
| 4.2 垂直-面内耦合的磁结构优化 |
| 4.2.1 底部Co层厚度的优化 |
| 4.2.2 顶部Co层厚度的优化 |
| 4.2.3 层间耦合的优化 |
| 4.3 垂直-面内耦合系统中的电流驱动磁矩翻转 |
| 4.3.1 外磁场辅助下的自旋轨道力矩驱动磁矩翻转 |
| 4.3.2 纯电学操控的极性可控的自旋轨道力矩驱动磁矩翻转 |
| 4.4 纯电学操作的多功能自旋逻辑 |
| 4.5 本章小结 |
| 第5章 范德瓦尔斯磁性材料Fe_3GeTe_2中的电流驱动磁矩翻转 |
| 5.1 研究背景 |
| 5.2 Fe_3GeTe_2晶体的制备与表征 |
| 5.3 Fe_3GeTe_2/Pt双层样品的制备与基本结构和磁电性质表征 |
| 5.3.1 Fe_3GeTe_2/Pt双层样品霍尔器件的制备和结构表征 |
| 5.3.2 Fe_3GeTe_2/Pt霍尔器件的基本磁电性质表征 |
| 5.4 Fe_3GeTe_2/Pt样品中电流导致的自旋轨道力矩和磁矩翻转 |
| 5.4.1 Fe_3GeTe_2/Pt霍尔器件中电流导致的有效场表征 |
| 5.4.2 Fe_3GeTe_2/Pt霍尔器件中电流驱动的磁矩翻转 |
| 5.5 Fe_3GeTe_2/Ta样品中电流导致的自旋轨道力矩和磁矩翻转 |
| 5.6 本章小结 |
| 第6章 重金属/铁磁金属结构中反铁磁金属插层的自旋输运研究 |
| 6.1 研究背景 |
| 6.2 W/IrMn/CoFeB/MgO/Ta多层膜样品的制备和磁性表征 |
| 6.3 室温下自旋霍尔磁电阻和自旋轨道力矩有效场的表征 |
| 6.4 低温下自旋霍尔磁电阻和自旋轨道力矩有效场的表征 |
| 6.5 交换偏置效应与IrMn中自旋传输关联性研究 |
| 6.6 本章小结 |
| 第7章 总结与展望 |
| 7.1 论文总结 |
| 7.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
四、可编程逻辑器件的应用（论文参考文献）
- [1]纳米SRAM型FPGA的单粒子效应及其加固技术研究[D]. 蔡畅. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [2]兼容多协议多电平可编程I/O接口设计技术研究[D]. 甄淑琦. 中国运载火箭技术研究院, 2021(02)
- [3]像素芯片的eFPGA核及其SEU加固设计[D]. 沈凡. 华中师范大学, 2021(02)
- [4]千万门级FPGA中PCIE模块的研究[D]. 张明铭. 电子科技大学, 2021(01)
- [5]FLASH型FPGA编程控制电路设计[D]. 汪哲. 电子科技大学, 2021(01)
- [6]基于航天系统的FPGA可靠性安全性分析方法研究[J]. 于潇,刘文红,赵静,王栋,郭栋. 中国检验检测, 2021(02)
- [7]特种装备模拟器计算机MIN板热环境适应性[J]. 李永强,吕卫民. 兵工学报, 2021(06)
- [8]基于ATE的高性能FPGA测试方法研究[D]. 刘媛媛. 北方工业大学, 2020(02)
- [9]旋转变压器高精度解码算法研究及系统实现[D]. 张伟鹏. 中北大学, 2020(09)
- [10]垂直磁各向异性纳米异质结构的自旋轨道力矩研究[D]. 王潇. 中国科学院大学(中国科学院物理研究所), 2020(01)