一、基于RTL级USB2.0协议层的设计与实现（论文文献综述）
王周[1]（2020）在《无晶振USB2.0 PHY层数据控制模块设计与实现》文中进行了进一步梳理USB通用串行总线作为一种标准高速串行总线接口,其极高的数据传输速度,能满足许多高速数据传输的应用环境需求,而且因其兼有供电简单、连接方式灵活、兼容性好、支持热插拔等优点,现已成为各类数据传输系统所使用的标准扩展接口和必备接口之一。USB2.0总线可以同时支持高速（480Mb/s）和全速（12Mb/s）以及低速（15Mb/s）的数据通信。高速应用于数码相机等,全速应用于音频传输等,低速应用于异步传输如鼠标等。本文着手于项目的需求,根据USB2.0协议、USB总线体系架构、数据流类型、UTMI（USB Transceiver Macrocell Interface）接口规范、数据传输的模式,针对无晶振USB2.0 PHY层数据控制模块,详细了解确定各个模块的功能,采用自顶向下的设计方法,对无晶振电路的频率校准,工作模式的切换,数据的发送、接收状态机,数据流缓冲处理,数据的NRZI编码、解码机制,bit-stuff位填充、去填充,串并转换,SYNC（Synchronization Code）与EOP（End of Packet）信号的填补与去除,时钟数据恢复（CDR,Clock Data Recovery）和数据检测等模块做了详细的分析设计,基于对协议深入了解的基础上做出验证。论文设计的接收端16相位过采样CDR,由数据采样、缓冲同步、边沿检测、判决、数据选择模块五部分构成。通过锁相环PLL模块输出的16相位等间隔多相位时钟对接收到的串行数据进行连续采样,存放在两组16位寄存器中,将两寄存器数据相应位进行异或完成边沿检测,相对边沿位置向后移动半个周期的相位位置为数据可靠采样点,该点相位时钟采样的数据作为数据输出。有效避免了收发器两端存在频率偏差的条件下,累计采样数据会出错的问题。特点是容忍的频率偏差范围更大,调整的相位精度更高,避免了高频16相位时钟切换时的毛刺问题,改善传输误码率。设计方法算法结构简单、时序压力小、能满足更多的工艺环境需求。其中USB2.0无晶振时钟校准电路设计,采用了预处理思想,对SOF（Start of Frame）包内同步码SYNC进行预校准,提前了校准的时间点,将频率偏差缩小在一个较小范围内,同时计算SYNC信号码单比特脉冲计数值,保留其余数部分信息,使用补偿思想对帧起始SOF包进行全采样,准确、快速、高效。确定各模式下逻辑设计方案,采用Verilog-HDL硬件描述语言,完成各个模块的RTL级（寄存器传输级）设计,使用Synopsys公司仿真综合工具,利用成熟验证环境进行功能仿真验证,并独立设计逻辑综合和进行静态时序分析,最终成功验证设计的功能完整和可靠性。
李伟[2]（2018）在《通信SoC芯片USB2.0 HOST接口验证技术研究》文中研究说明随着通信产业的高速发展和智能手机的不断普及,片上通信系统芯片即通信SoC备受关注。在集成电路芯片的快速发展过程中,基于集成电路IP核的通信SoC设计方法已成为主流,因此IP核的设计与验证问题就变得非常重要。验证是IC设计过程中十分重要的环节,SoC设计的好坏与验证工作的质量紧密相关,验证为SoC的设计提供了有效保障,IP验证以及性能测试已趋于重要因素。而且结合实际工程项目来看,功能验证在芯片设计流程中占据着关键的地位。作为一种简单易用并且高速的串行总线,通用串行总线USB从出现至今,越来越受到人们的欢迎。加之目前所有的片内总线规范中,高级微控制器总线架构AMBA逐渐成为一种片上通信标准。因此,本论文将USB技术与AMBA总线进行结合,对USB2.0 HOST接口 IP核进行了功能验证研究。本论文主要研究的内容有:第一,制定了 USB HOST接口控制器的验证方案,精确指定了 USB HOST接口控制器的初始化向量、提取了详细的验证功能点。第二,采用软硬件协同验证方法,搭建了可配置、通用的虚拟验证平台即模块级、系统级验证平台。本论文根据USB2.0 HOST协议规范,首先提出了一个新的模块级验证平台架构。为了减少集成便于仿真测试,将编写的AHB总线接口与UTMI+接口的task任务分离开,两部分之间采用GPIO建立通信。通过GPIO,AHB总线接口可以有序的调用UTMI+接口上的task任务,从而完成想要的测试对象,以便完成一次有效的传输。该架构对模块划分时尽量做到每个模块功能独立,并且信号流清晰。其次提出了一个新的系统级验证平台架构。将两组USB控制器进行环接,其中一个作USB HOST控制器,另一个作USB DEVICE控制器使用,两个USB控制器通过UTMI+输出接口建立通信。这种架构可以很方便的根据具体应用进行重新设计,便于测试。从而使用Cadence公司的仿真工具NC-Sim,通过加载相应的需要观察的接口信号,完成了对USB HOST接口控制器的快速动态仿真。经验证USB2.0 HOST IP核有完善的功能,可以支持高速（480Mbps）和全速（12Mbps）两种传输模式。第三,针对虚拟验证平台的不足之处,进一步搭建了基于Xilinx FPGA和ARM处理器的原型验证平台,通过构建C语言测试项进行了功能验证,给出了板级测试的结果。测试结果表明USB2.0 HOST接口顺利地完成了 USB设备的枚举过程,达到了要求的传输规范,符合USB2.0的基本特性,具备一定的实用性和可推广性,以此为我积累了宝贵的验证技术方面的经验。
张海荣[3]（2018）在《基于UVM的USB3.1系统级验证平台设计》文中提出随着芯片的设计越来越复杂,前期RTL级功能验证在芯片开发过程中愈发重要。基于USB接口的电子产品在日常生活中被普遍使用,为满足大规模存储快速发展的需求,USB组织不断进行技术升级,USB标准协议已经由1.0、2.0、3.0发展到3.1,其数据传输速度已提升至1OGb每秒。随着性能的大幅提升,为了确保SoC芯片功能的正确性,对USB 3.1 IP进行完备的功能验证十分必要。针对上述情况,本论文对目前广泛使用的验证方法学进行了分析,由SystemVerilog发展而来的UVM验证架构,以其可扩展性和可复用性而被多家IC设计公司采用,是目前业内最先进的验证方法学。根据项目特点和验证需求,本论文选择了 UVM方法学来实现USB 3.1的功能验证。在验证环境的实现过程中,首先对USB 3.1协议进行研究与分析,包括协议中规定的USB3.1系统架构以及物理层、链路层、协议层内容,并根据协议内容及项目需求提出功能测试点。之后根据功能测试点规划验证环境,使用基于UVM的验证组件搭建验证平台,并使用UVM提供的TLM方法完成了各个验证组件之间的连接,使环境中形成完整的数据通路。之后针对提出的功能测试点编写测试激励,并利用System Verilog的随机特性创建了随机测试用例。最终实现了一个基于UVM验证方法学的可重用的、参数化的随机验证环境,并使用该验证环境对USB 3.1系统级功能进行了可靠、完整的验证。最后根据仿真结果分析覆盖率,通过修改或添加定向激励的方法,追加未覆盖到的功能验证点,保证了产品质量。一般情况下,验证环境通过向DUT的输入端施加激励,然后观察DUT内部信号的状态和响应激励的输出信号来判断DUT功能是否正确。但是对于复杂的IP验证而言,即使通过大量的随机测试依然无法很好地监测DUT中所有关键信号的状态。对此,本文提出了一种基于UVM验证组件的SVA模块设计方法,在UVM验证组件中增加断言模块,既解决了传统的激励验证带来的局限性,又使断言模块具有可重用性。
王星岳[4]（2018）在《通信SoC芯片USB2.0 OTG接口验证技术研究》文中认为随着集成电路工艺水平的大幅度提升,IC的设计迎来了一次大的变革,进入了片上系统（SoC）时代。SoC开发的一个重要组成就是设计IP核。在IP核复杂度越来越高的今天,IP核的验证也具有越来越大的重要性,一个IP核的成功研发也就越来越离不开验证的完备性。根据一个已有的IP核,如何选择快速高效的验证方法,如何搭建一个适合该IP核的验证平台,是一个很有研究意义的课题。在便携式设备的广泛使用的前提下,基于AHB接口和UTMI+等接口PHY的USB2.0 OTG IP核,能够在便携式USB设备上使用可以转换主机设备角色的USB2.0OTG IP核。论文主要针对USB2.0 OTG IP的系统级验证,通过分析AHB总线协议,提出AHB端的验证划分和验证方案。然后通过分析USB2.0协议、OTG协议和USB2.0OTG IP各模块的功能,制定出对于USB2.0 OTG的验证方案。最后,通过研究UTMI+PHY功能,制定出USB PHY的验证集。论文通过对以上协议的研究和对待验证IP的分析,搭建系统级验证平台。根据验证方案,通过NC-Sim仿真工具,编写验证测试向量,采用软硬件协同验证技术对IP进行系统级验证,分析仿真结果是否符合要求。对仿真结果分析可以看出本论文对于USB的验证所涉及的寄存器读写、基本传输和错误中断处理,在低速/全速/高速不同速度模式下都能进行正确的数据传输和错误情况报告,使挂接在SoC上的USB能够正常高效工作,并能识别多种USB设备。
李文彬[5]（2016）在《创新USB与常用串口通信总线接口设计》文中研究指明随着微电子技术和计算机、通信、网络技术的不断发展,各种通信接口芯片的功能日益增多,不同接口设备之间的交互也日益频繁。而现有接口设备局限于业务单调,扩展复杂,带宽受到局限,接口的兼容性、传输速度、经济成本、同步性以及传输效率等性能还有待提高,如果仅仅在原有的框架内修改或完善效果已不太明显。本论文结合科技惠民项目“创新USB传输技术在家庭网中的应用研究”,在现有USB接口技术基础之上,提出一种创新USB传输技术的概念,旨在通过此新型接口克服目前数据传输所存在的接口互不兼容、速率受限、帧长受限、同步复杂的缺点,并最终实现创新USB接口与外部设备接口进行数据传输的功能。创新USB接口结合常用串口通信总线先将不同协议、不同传输速率、不同数据帧格式的数据接收缓存,然后将这些数据按照创新USB协议规定的方式进行传输,由于这种传输不对源数据进行解包后从新打包,而是直接存储转发,因而简化了电路、降低了传输时延。同时,随着中、大规模集成电路的出现和集成电路规模的迅速发展,单个数字电路芯片内部容纳的逻辑器件越来越多,FPGA凭借充足的用户I/O资源、灵活的可编程逻辑及支持多种电平标准,在外设接口实现方面拥有独特的优势。此外,由于数据传输中常用通信总线接口如RS-232、I2C及SPI等的广泛应用,再加上通用总线USB比较成熟的现有技术,本接口设计可采用完全不受芯片结构束缚的Top to Down的自行编写模块方法,结合硬件描述语言,实现创新USB与常用串口通信总线接口设计,使接口系统有一个比较清晰的结构,且便于移植、优化和升级。论文主要从接口的具体设计以及仿真测试论述,主要内容如下:通过对现有FPGA开发技术、USB及常用总线接口通信和数据传输协议的深入研究,结合所要设计的新型USB接口功能的具体要求,提出了基于FPGA的创新USB与常用串口通信总线接口设计方案。并通过对常用通信总线和创新USB接口的技术特点分析对设计方案加以论证。针对系统FPGA设计部分,论文借助硬件描述语言VHDL、Xilinx公司集成化开发平台ISE以及Synopsys公司的逻辑综合工具Synplify Pro 9.6.2,对系统进行具体模块化设计。所设计接口系统按功能主要设计的模块有:物理层数字接口模块、FIFO模块、创新USB协议层模块、人机交互模块。其中物理层数字接口模块主要包括RS-232、I2C总线、SPI总线三种数据模式的接收、信息包拆分及数据调整、位填充、NRZI编码、CRC校验和并串转换;FIFO模块主要实现位填充和编码后的数据的传输,并根据系统具体工作情况智能识别及解决FIFO发送/接收过快问题;创新USB协议层模块主要实现功能为数据校验、NRZI解码、去位填充、数据接收和在创新USB传输协议下将数据发送出去;人机交互模块则是对所传输数据正确与否的有效验证,包括控制器模块和显示模块,其中控制器模块主要实现速率可调、帧长可调以及二线、四线模式控制模块等,显示模块的主要功能是视觉呈现接口传输的数据。物理层数字接口模块、创新USB协议层模块和人机交互模块是整个系统设计的关键。系统仿真和整体测试方面,通过专业EDA仿真工具ModelSim对接口具体设计中的各个功能模块进行仿真,验证各模块达到预期设计的功能。最后,对创新USB接口进行了系统整体验证,通过验证,系统接口能将常用串口通信总线传输过来的数据成功有效地通过创新USB接口传输,系统整体达到预定设计要求。综上所述,基于FPGA的创新USB与常用串口通信总线接口设计借鉴现有USB接口技术,可将不同通信协议的常用总线接口融合在一起,按照创新USB接口传输协议成功传输数据。能使大量支持RS-232、I2C和SPI串行接口的设备在保持原有设计的基础之上,然后又具有串行数据传输、速率可选、数据帧长可选、工作模式可选的功能,将会强有力的促进数字通信的发展。
刘召斌[6]（2016）在《基于FPGA的高速数据存储系统设计》文中进行了进一步梳理随着电子技术的迅猛发展,电子设备在人们的生产、生活中,扮演着越来越重要的角色,因此对实时处理电子设备产生的数据提出了一定的要求。目前实时处理高速信号还存在一定不足,针对这一情况,设计一款嵌入式高速存储系统,用于存储电子设备产生的无法实时处理的高速信号,便于日后处理分析。根据国内外存储系统的发展现状和发展趋势,在继承以往的研究成果基础上,对目前相关电子器件的特性进行深入的研究后,根据高速数据对存储系统的具体要求,提出了用SD卡作为存储介质,以FPGA作为主控芯片的可行性方案。本文针对电子设备产生的高速信号,研究了印制电路板布局布线对高频高速信号完整性的影响,对重要的高速信号进行有效保护。在存储介质无法满足高速存储的速度要求时,设计了将高速数据进行串并转换的方案,将高速数据以并行的方式写入到存储介质中,使系统的整体存储速度成倍提升。在本文设计的嵌入式系统中,用FPGA作为控制器,采用Camera Link接口与高速相机相连接,进行高速数据采集和初级处理;同时扩展了 SD卡阵列、USB3.0、SDRAM、VGA等设备接口。FPGA获得高速数据,进行高速数据的存储控制,存入设计的SD卡阵列。通过USB3.0传输数据、SDRAM缓存数据、VGA显示图像数据。FPGA内部没有采用SOPC和Avalon总线,而是用Verilog HDL语言编写了所用底层控制器程序,充分发挥FPGA并行处理数据的能力,提高程序的运行效率。实验结果表明本文设计的嵌入式高速数据存储系统,可以实现高速数据的存储的功能,存储峰值速度达到120MB/s,并能驱动分辨率为1440×900的VGA显示器以60Hz的刷新速率进行图像数据显示。同时具备高速采集和高速传输的功能,系统性能可靠,可操作性高,具有很强的实用性。
张方佩[7]（2013）在《全速USB2.0设备控制器IP核的设计》文中研究表明通用串行总线（Universal Serial Bus）简称USB，是一种具有即插即用、高扩展性、高速稳定等优点的总线接口技术。从1996年USB-IF（USB实现者论坛）公布了USB1.0协议以来，USB技术得到迅速发展，在2000年升级到USB2.0，又于2008年11月升级到了USB3.0协议。如今USB已被广泛地应用于PC外设和便携式系统中，因此对USB IP核的研究开发提出了迫切的要求。本文就是针对这一形势，对USB IP核进行研究与设计。USB设备控制器中的功能控制器可以有两种不同的实现方案：一是采用硬件来实现，二是采用微控制器来实现。采用硬件实现的好处是集成度高，速度快，缺点是结构复杂，不便于升级换代。采用微处理器实现的好处是具有较好的通用性，可以根据客户的不同需求开发不同的设备，以便于升级和移植。本文设计的设备控制器是一款采用MCU6502来实现控制器功能的通用USB设备控制器。基于微控制器的实现方案，本文设计了一款全速USB2.0设备控制器。首先详细分析了USB的体系结构与通信协议，研究了USB设备控制器物理模块的整体架构。然后采用Top-Down的技术对整个USB设备控制器进行了模块划分，其主要模块包括：收发器、数字物理层、协议层、端点寄存器、数据缓冲区和功能接口。再次用Verilog HDL对每个模块进行编写，并针对各个子模块编写相应的激励测试文件，采用Modelsim仿真软件进行了仿真验证。最后采用Xinlix公司的ISE13.1对所设计的USB设备控制器IP核进行了逻辑综合，验证了IP核的可行性。
彭丹[8]（2012）在《一种基于MIPS核的32位SOC的设计与实现》文中提出片上系统（System on Chip, SOC）是将MCU微处理器、模拟IP核、数字IP核、存储器和I/O等集成在一个单一的芯片上。由于其具有体积小,低功耗,低成本以及其高可靠性等优点,近年来在消费电子、计算机网络、工业控制、汽车电子等领域呈现爆发式增长。传统的8位SOC在精度、速度及可扩展性上都已满足不了这些产品的需求,32位SOC凭借其高速和良好的扩展性被广泛的应用在嵌入式系统中。本文根据现实需要设计了一种应用在VOIP网络电话、3G路由以及工业控制等领域的32位SOC。它基于低成本、高性能、结构稳定的MIPS-X5内核的32位RISC精简指令的MCU设计；采用标准的TOP-DOWN芯片设计流程并集成了SRAM、 SDRAM、SPI FLASH、CACHE等存储系统。这些存储器和高速DMA控制器的结合性设计极大的提高了存储的容量和速度,同时在基于MIPS核的精简结构上集成了各种丰富的外设接口。本文在结构上第一、二章首先分析了32位SOC的国内外发展状况、课题背景、整体架构、内部总线的特点等内容。第三章介绍了32位SOC中的存储结构设计,包括SRAM、SDRAM、CACHESPI FLASH SPI FLASH以及DMA控制器的设计方法,这些存储结构结合性的设计方法使其在速度上具有极大的的优势。第四、五、六章重点介绍了UART控制器、SDIO控制器、USB控制器等外围设备的数据传输、通信原理以及结构框图的设计。第七章中详细的介绍了整个设计的仿真过程,分析和说明仿真结果。采用Altera公司的大容量高性能的StratixII EP2S180芯片开发板搭建了基于FPGA的硬件验证平台,完成MCU的硬件验证步骤。仿真结果和FPGA验证均表明,本文的设计达到了预期的功能要求。第八章对文章做出概括性的总结以及下一步的展望。
汪颖[9]（2012）在《USB2.0物理层接口芯片的数字设计和芯片验证》文中进行了进一步梳理随着计算机技术的迅速发展,消费者对外部总线速度的要求越来越高,使得高速总线得到了广泛的应用。正是在这样的大环境下,USB设备取得了快速发展。从最初的USB1.0版本发展到后来的USB2.0版本,数据传输速率越来越快。目前,USB2.0总线凭借其具有易用、高传输速率、接口可供电、可热拔插、向下兼容USB1.1、功耗低等特点,成为个人电脑和手持设备与外设连接的互联标准。USB PHY（物理层,Physical Layer）作为USB2.0设备中不可缺少的一部分,具有较强的通用性,它既可以作为单独的PHY芯片在整个USB系统中使用,又可以作为IP核,直接集成到大型的SOC设计中去,因此其具有广阔的市场前景和现实意义。本文主要是根据UTMI （USB2.0Transceiver Macrocell Interfaces）协议的要求,将USB PHY进行了整体的结构划分和功能模块的划分,该结构分为三大部分：模拟发送前端、锁相环和数字控制电路。论文详细阐述了数字控制电路中的寄存器配置模块、数据发送控制逻辑状态机、反转不归零编码模块、比特填充器模块、并行转串行模块的实现原理和方法。在完成设计并整合其他的模块后,对整个USB PHY模块进行了严谨的数字逻辑仿真,并且针对仿真结果进行了分析。USB PHY的设计在经过中芯国际的55nm的工艺流片之后,针对该芯片进行了详细的芯片验证,验证分为三大部分：第一部分主要是针对芯片的信号完整性进行验证,利用示波器和示波器自带的USB一致性测试软件,对USB PHY芯片进行了眼图验证,通过对比测试失败眼图和测试成功通过的眼图,从而证明了本芯片可以通过信号完整性测试；第二部分是针对数字电路的基本接口控制信号时序验证,通过示波器抓取信号的相位关系,从而进行时序的验证；第三部分针对本设计内部的数字逻辑电路进行验证,在FPGA开发板中集成了测试系统,利用两块USB PHY测试子板分别进行数据的接收和发送,通过测试系统中的自动比较模块,进行收发数据的对比,以达到完成验证本芯片数字逻辑电路的目的。论文最后总结了本文的研究工作,并且针对本课题提出了一些以后需要进一步改善的地方。
占杨林[10]（2011）在《基于FPGA的USB3.0HUB的设计与实现》文中指出USB （Universal Serial Bus,通用串行总线）作为当今众多电子产品接口之一,由于它具有即插即用和热插拔、高速度和价格低廉等优点,使其得到了大规模的应用。目前,电脑外设大多采用USB接口连接主机,主机上设置的USB接口的数量和速度已不能满足用户的需求,为了解决这一矛盾,本系统设计了一个能够最多扩展127个USB接口的USB3.0HUB。本系统首先从研究FPGA芯片的结构入手,分析了Xilinx公司Virtex5系列的xc5vlx50t-1ff665芯片的逻辑资源,目的是根据系统设计需求确定FPGA芯片的选型；其次,在分析USB通信协议标准和数据传输方式的基础上,提出了基于FPGA的USB3.0 HUB的总体设计方案,进行了功能模块划分,即：PHY、上行端口、下行端口、Frame Timer、AES、Repeater、SIE、Routing Logic、控制器以及Transaction Translator,其中Repeater、控制器和Transaction Translator是USB3.0 HUB的关键模块,并对USB3.0 HUB的各个模块进行设计及HDL代码的实现；最后,通过专业软件对USB3.0 HUB进行综合和仿真,并进行了FPGA硬件实现,对USB3.0 HUB的上行传输和下行传输进行了测试,验证了数据传输的正确性。实验结果表明,该USB3.0 HUB不仅仅是对USB接口数量的扩展,更是性能提升达USB2.0的10倍,功耗降为USB2.0的三分之一并且向后兼容USB2.0设备。
二、基于RTL级USB2.0协议层的设计与实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于RTL级USB2.0协议层的设计与实现（论文提纲范文）
（1）无晶振USB2.0 PHY层数据控制模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 USB2.0产生进程与发展 |
| 0.2 USB国内外研究进展 |
| 0.3 论文背景 |
| 0.4 课题研究的基础和目标 |
| 0.5 论文设计的组织架构 |
| 第1章 协议与系统原理 |
| 1.1 USB2.0规范的系统结构 |
| 1.1.1 系统描述 |
| 1.1.2 物理特性 |
| 1.1.3 拓扑结构 |
| 1.1.4 应用分类 |
| 1.1.5 优势特征 |
| 1.2 USB2.0数据通信协议 |
| 1.2.1 设备端点 |
| 1.2.2 通道 |
| 1.2.3 数据流介绍 |
| 1.2.4 数据链路结构 |
| 1.2.5 帧和微帧结构 |
| 1.2.6 传输类型 |
| 1.2.7 数据通信过程 |
| 1.2.8 握手交互 |
| 1.3 无晶振USB2.0设备协议 |
| 1.3.1 无晶振设备需求 |
| 1.3.2 时钟精度 |
| 1.3.3 同步包格式 |
| 1.3.4 时间同步 |
| 1.4 本章小结 |
| 第2章 无晶振USB2.0层间结构与接口 |
| 2.1 宏单元在系统中所处位置 |
| 2.2 数据控制模块简介 |
| 2.3 接口描述 |
| 2.4 本章小结 |
| 第3章 无晶振USB2.0 PHY层数据控制模块设计 |
| 3.1 工作原理 |
| 3.2 无晶振USB2.0 PHY层数据控制模块逻辑设计 |
| 3.2.1 模式切换 |
| 3.2.2 时钟需求 |
| 3.2.3 分频模块 |
| 3.2.4 接收状态机逻辑 |
| 3.2.5 发送状态机逻辑 |
| 3.2.6 数据缓存串并转换逻辑 |
| 3.2.7 比特填充与去除过程 |
| 3.2.8 NRZI编码与解码过程 |
| 3.2.9 弹性缓冲 |
| 3.2.10 数据时钟恢复 |
| 3.3 无晶振模块逻辑设计 |
| 3.3.1 模块框图 |
| 3.3.2 数据检测流程 |
| 3.3.3 CRC验证 |
| 3.3.4 时钟校准参数 |
| 3.3.5 新型时钟校准方法的优势 |
| 3.4 Verilog描述语言 |
| 3.5 设计使用工具 |
| 3.6 本章小结 |
| 第4章 结果分析 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望与进一步工作方向 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（2）通信SoC芯片USB2.0 HOST接口验证技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 USB技术发展 |
| 1.2 论文的研究背景 |
| 1.3 本文研究的意义 |
| 1.4 论文目标及工作任务 |
| 1.5 本论文的内容安排 |
| 第二章 USB HOST相关协议与系统概述 |
| 2.1 USB2.0协议 |
| 2.1.1 USB结构 |
| 2.1.2 数据流 |
| 2.2 AHB总线协议 |
| 2.2.1 总线结构 |
| 2.2.2 总线信号 |
| 2.2.3 传输时序 |
| 2.3 UTMI+接口协议 |
| 2.3.1 UTMI+信号 |
| 2.3.2 UTMI+时序 |
| 2.4 USB HOST系统 |
| 2.4.1 USB HOST IP核外部接口 |
| 2.4.2 USB HOST IP核结构 |
| 2.4.3 工作模式 |
| 2.5 本章小结 |
| 第三章 USB HOST接口功能验证 |
| 3.1 制定初始化向量 |
| 3.1.1 配置系统时钟 |
| 3.1.2 配置USB HOST控制器 |
| 3.2 提取验证用例 |
| 3.3 虚拟仿真验证 |
| 3.3.1 搭建模块级平台与验证 |
| 3.3.2 搭建系统级平台与验证 |
| 3.4 本章小结 |
| 第四章 FPGA原型验证 |
| 4.1 开发板简介 |
| 4.2 测试平台搭建 |
| 4.3 验证和调试 |
| 4.3.1 设计流程 |
| 4.3.2 代码转换 |
| 4.3.3 时序约束 |
| 4.3.4 调试 |
| 4.4 枚举过程测试 |
| 4.4.1 建立阶段 |
| 4.4.2 数据阶段 |
| 4.4.3 状态阶段 |
| 4.5 挂起与恢复测试 |
| 4.6 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（3）基于UVM的USB3.1系统级验证平台设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展现状 |
| 1.2.1 USB协议进展 |
| 1.2.2 验证语言进展 |
| 1.3 研究目标与内容 |
| 1.4 论文章节安排 |
| 第二章 功能验证和UVM方法学研究 |
| 2.1 功能验证的意义 |
| 2.2 UVM验证方法学研究 |
| 2.2.1 验证平台基本架构 |
| 2.2.2 基于UVC的验证平台综述 |
| 2.3 UVM验证环境常用的方法 |
| 2.4 本章小结 |
| 第三章 USB 3.1功能研究与验证需求分析 |
| 3.1 USB 3.1体系结构与标准规范 |
| 3.1.1 USB 3.1系统概述 |
| 3.1.2 USB 3.1与USB 2.0总线性能差异 |
| 3.2 USB 3.1通信结构分析 |
| 3.2.1 USB 3.1分层结构模型 |
| 3.2.2 USB 3.1物理层研究 |
| 3.2.3 USB 3.1链路层研究 |
| 3.2.4 USB 3.1协议层研究 |
| 3.3 USB 3.1数据传输分析 |
| 3.3.1 USB 3.1传输协议改进 |
| 3.3.2 USB 3.1数据流方向 |
| 3.3.3 USB 3.1数据包类型 |
| 3.3.4 USB 3.1数据传输类型 |
| 3.4 验证需求分析 |
| 3.5 项目背景及开展流程 |
| 3.5.1 USB 3.1系统验证项目背景 |
| 3.5.2 验证工作开展流程及规划 |
| 3.6 本章小结 |
| 第四章 USB 3.1验证环境设计 |
| 4.1 USB 3.1系统级设计架构 |
| 4.2 环境中的数据通路 |
| 4.2.1 读USB设备 |
| 4.2.2 写USB设备 |
| 4.3 USB 3.1系统级验证环境设计 |
| 4.3.1 验证组件架构设计 |
| 4.3.2 配置UVC |
| 4.4 编写测试激励 |
| 4.4.1 链路层sequence设计 |
| 4.4.2 数据传输sequence设计 |
| 4.5 随机化测试用例设计 |
| 4.5.1 测试用例标准结构 |
| 4.5.2 参数化的随机测试用例 |
| 4.6 断言模块设计 |
| 4.6.1 断言设计流程 |
| 4.6.2 功能序列断言 |
| 4.6.3 基于UVC的信号状态监测断言 |
| 4.7 本章小结 |
| 第五章 仿真与覆盖率分析 |
| 5.1 仿真方案与结果 |
| 5.1.1 仿真方案 |
| 5.1.2 仿真结果 |
| 5.2 仿真bug举例 |
| 5.3 收集覆盖率 |
| 5.3.1 覆盖率概述 |
| 5.3.2 添加覆盖组 |
| 5.3.3 覆盖率结果 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 后续展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）通信SoC芯片USB2.0 OTG接口验证技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 USB2.0 OTG技术 |
| 1.2 USB2.0 OTG国内外研究现状 |
| 1.3 论文主要内容和结构安排 |
| 1.3.1 论文主要内容 |
| 1.3.2 论文结构安排 |
| 第二章 相关协议 |
| 2.1 USB2.0 及OTG协议 |
| 2.1.1 USB 2.0 电气规范 |
| 2.1.2 USB体系结构与数据结构 |
| 2.1.3 OTG协议 |
| 2.2 AMBA总线规范 |
| 2.2.1 AHB总线结构 |
| 2.2.2 AHB信号描述 |
| 2.2.3 AHB读写时序 |
| 2.3 UTMI+接口协议 |
| 2.3.1 UTMI+协议 |
| 2.3.2 UTMI+信号 |
| 2.3.3 UTMI+时序 |
| 2.4 本章小结 |
| 第三章 验证平台设计 |
| 3.1 USB2.0 OTG IP外部接口 |
| 3.2 USB2.0 OTG IP核结构 |
| 3.3 验证流程 |
| 3.4 搭建验证环境 |
| 3.4.1 验证环境文件组成 |
| 3.4.2 验证环境平台搭建 |
| 3.5 验证用例提取 |
| 3.6 本章小结 |
| 第四章 验证结果及分析 |
| 4.1 AHB端验证分析 |
| 4.1.1 AHB Slave端寄存器复位和读写验证 |
| 4.1.2 AHB Master端突发传输验证 |
| 4.2 IP核端验证分析 |
| 4.2.1 高速握手验证分析 |
| 4.2.2 数据流分析 |
| 4.3 基本传输验证分析 |
| 4.3.1 控制传输验证 |
| 4.3.2 SOF验证 |
| 4.3.3 高速批量传输验证 |
| 4.3.4 重发操作验证 |
| 4.4 中断情况验证 |
| 4.4.1 STALL握手 |
| 4.4.2 NYET握手 |
| 4.4.3 TIMEOUT验证 |
| 4.5 OTG功能验证 |
| 4.5.1 SRP功能验证 |
| 4.5.2 HNP功能验证 |
| 4.6 挂起与恢复功能验证 |
| 4.7 FPGA验证 |
| 4.7.1 FPGA测试环境 |
| 4.7.2 FPGA测试结果 |
| 4.8 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）创新USB与常用串口通信总线接口设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 引言 |
| 1.1 课题研究背景与意义 |
| 1.2 国内外研究动态 |
| 1.3 论文主要研究内容 |
| 1.4 论文的组织架构 |
| 第2章 系统设计方案及相关接口特性分析 |
| 2.1 系统总体设计方案 |
| 2.2 设计接口特性分析 |
| 2.2.1 创新USB接口特性分析 |
| 2.2.2 RS-232 接口特性分析 |
| 2.2.3 I~2C接口特性分析 |
| 2.2.4 SPI接口特性分析 |
| 2.3 本章小结 |
| 第3章 FPGA技术特点及开发工具分析 |
| 3.1 FPGA特性分析 |
| 3.1.1 FPGA总体概述 |
| 3.1.2 FPGA设计流程 |
| 3.2 FPGA开发工具 |
| 3.2.1 ISE特性分析 |
| 3.2.2 Synplify Pro特性分析 |
| 3.2.3 Model Sim特性分析 |
| 3.3 开发语言VHDL特性分析 |
| 3.4 FPGA芯片选择 |
| 3.5 软IP核特性分析 |
| 3.6 本章小结 |
| 第4章 接口具体设计 |
| 4.1 物理层数字接口模块设计 |
| 4.1.1 RS-232 接收模块设计 |
| 4.1.2 I~2C接收模块设计 |
| 4.1.3 SPI接收模块设计 |
| 4.1.4 信息包拆分及数据转换模块设计 |
| 4.2 FIFO模块设计 |
| 4.3 创新USB协议层模块设计 |
| 4.3.1 发送模块设计 |
| 4.3.2 数据接收前处理模块设计 |
| 4.3.3 接收模块设计 |
| 4.4 人机交互模块设计 |
| 4.4.1 控制器模块设计 |
| 4.4.2 显示模块设计 |
| 4.5 本章小结 |
| 第5章 接口系统的仿真及验证 |
| 5.1 物理层数字接口模块仿真 |
| 5.1.1 RS-232 接收模块仿真 |
| 5.1.2 I~2C接收模块仿真 |
| 5.1.3 SPI接收模块仿真 |
| 5.1.4 信息包拆分及数据转换模块仿真 |
| 5.2 FIFO模块仿真 |
| 5.3 创新USB协议层模块仿真 |
| 5.3.1 发送模块仿真 |
| 5.3.2 数据接收前处理模块仿真 |
| 5.3.3 接收模块仿真 |
| 5.4 人机交互模块仿真 |
| 5.4.1 控制器模块仿真 |
| 5.4.2 显示模块仿真 |
| 5.5 系统整体仿真测试与性能分析 |
| 5.5.1 常用串口通信总线数据接收测试 |
| 5.5.2 四线数据发送与接收的测试 |
| 5.5.3 系统性能分析 |
| 5.6 本章小结 |
| 结论 |
| 致谢 |
| 参考文献 |
| 攻读学位期间取得学术成果 |
（6）基于FPGA的高速数据存储系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 存储介质 |
| 1.2.2 存储控制器 |
| 1.3 本论文的主要研究工作 |
| 第2章 存储系统总体方案设计 |
| 2.1 引言 |
| 2.2 系统指标要求分析 |
| 2.3 方案分析与比较 |
| 2.3.1 存储介质方案的选择与比较 |
| 2.3.2 FPGA的选择与比较 |
| 2.3.3 片外高速缓存的选择与比较 |
| 2.4 系统方案的确定 |
| 2.5 本章小结 |
| 第3章 存储系统板级硬件电路设计 |
| 3.1 引言 |
| 3.2 系统原理图设计 |
| 3.2.1 电源模块的分析与设计 |
| 3.2.2 Camera Link接口方案 |
| 3.2.3 SD总线接口方案 |
| 3.2.4 USB3.0设计方案 |
| 3.2.5 嵌入式高速存储系统原理 |
| 3.3 板级硬件电路的器件布局 |
| 3.4 PCB电路绘制及可靠性设计 |
| 3.4.1 多层PCB的层叠管理 |
| 3.4.2 PCB电源平面分割 |
| 3.4.3 电源器件的PCB布线 |
| 3.4.4 SDRAM的PCB布线 |
| 3.4.5 SD卡的PCB布线 |
| 3.4.6 USB3.0的布线 |
| 3.4.7 其他布线注意事项 |
| 3.5 PCB高速信号的板级仿真验证 |
| 3.6 本章小结 |
| 第4章 高速数据存储系统RTL设计 |
| 4.1 引言 |
| 4.2 系统总体架构 |
| 4.3 Camera Link控制器设计 |
| 4.4 SDRAM控制器的设计 |
| 4.5 VGA显示控制器的设计 |
| 4.6 SD卡控制器设计 |
| 4.6.1 SD命令传输与数据传输 |
| 4.6.2 单个SD卡控制器的设计 |
| 4.6.3 SD卡阵列控制器的设计 |
| 4.7 USB3.0传输控制器设计 |
| 4.7.1 固件程序编写 |
| 4.7.2 GPIF Ⅱ程序设计 |
| 4.7.3 Slave FIFO程序设计 |
| 4.8 本章小结 |
| 第5章 系统的联调与测试 |
| 5.1 引言 |
| 5.2 系统的硬件调试与检测 |
| 5.3 系统的软件调试与检测 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士研究生期间发表的论文和取得的科研成果 |
| 致谢 |
（7）全速USB2.0设备控制器IP核的设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 USB 技术简介 |
| 1.1.1 USB 技术的产生及发展 |
| 1.1.2 USB 的特点 |
| 1.2 本研究课题的背景及意义 |
| 1.3 本文结构安排 |
| 第二章 USB 协议介绍 |
| 2.1 USB 结构体系简介 |
| 2.1.1 USB 总线拓扑结构 |
| 2.1.2 USB 基本结构概述 |
| 2.2 USB 数据流模型 |
| 2.2.1 USB 通信流 |
| 2.2.2 USB 传输的两个重要概念 |
| 2.3 USB 传输 |
| 2.3.1 USB 包的域 |
| 2.3.2 包类型 |
| 2.3.3 传输类型与传输管理 |
| 2.3.4 错误的检测与恢复 |
| 2.4 USB 设备 |
| 2.4.1 USB 设备状态 |
| 2.4.2 枚举过程 |
| 2.4.3 设备请求 |
| 2.5 本章小结 |
| 第三章 USB2.0 设备端控制器 |
| 3.1 模拟物理层 |
| 3.2 USB2.0 设备端控制器的结构划分功能介绍 |
| 3.3 串行引擎接口(Serial Interface Engine) |
| 3.3.1 数字物理层之接收模块设计 |
| 3.3.2 数字物理层之发送模块设计 |
| 3.4 协议层(Protocol Layer) |
| 3.4.1 UTMI 接口模块设计 |
| 3.4.2 解包 PD |
| 3.4.3 组包 PA |
| 3.4.4 协议引擎 |
| 3.5 Function Interface 层的设计 |
| 3.5.1 寄存器分类 |
| 3.5.2 端点模式寄存器 |
| 3.6 本章小结 |
| 第四章 IP 核的仿真与综合 |
| 4.1 USB 设备控制器的仿真验证 |
| 4.1.1 子模块的仿真结果及其分析 |
| 4.1.2 整体系统的仿真 |
| 4.2 综合结果及分析 |
| 4.2.1 综合的原理 |
| 4.2.2 综合的结果 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 工作展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
| 附录 A USB 设备控制器的部分代码 |
| 附录 B 部分综合电路图 |
（8）一种基于MIPS核的32位SOC的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 国内外32位SOC发展现状及趋势 |
| 1.2 课题背景和来源 |
| 1.3 本文的主要工作和内容 |
| 第2章 32位SOC的总体架构 |
| 2.1 32位SOC的整体结构设计 |
| 2.2 MIPS核的整体结构设计 |
| 2.3 内部总线 |
| 第3章 MEMORY结构设计 |
| 3.1 片上SRAM的设计 |
| 3.2 CACHE的设计 |
| 3.3 SDRAM控制器 |
| 3.3.1 接口控制模块 |
| 3.3.2 命令生成模块 |
| 3.3.3 数据模块 |
| 3.4 SPI FLASH控制器 |
| 3.5 DMA控制器 |
| 3.5.1 DMA控制器的传输过程 |
| 3.5.2 DMA控制器的结构设计 |
| 第4章 UART控制器 |
| 4.1 UART的传输过程 |
| 4.2 UART的结构和寄存器设计 |
| 4.2.1 UART发送模块的设计 |
| 4.2.2 UART接受模块的设计 |
| 4.2.3 UART波特率发生器模块的设计 |
| 第5章 SDIO主机控制器 |
| 5.1 SDIO的传输命令与数据 |
| 5.2 SDIO接口的硬件设计 |
| 5.3 MMU存储管理模块设计 |
| 5.4 数据收发及命令控制SDI_TOP模块 |
| 5.4.1 寄存器模块的配置 |
| 5.4.2 时钟模块的设计 |
| 5.4.3 命令控制模块的设计 |
| 5.4.4 数据控制模块的设计 |
| 第6章 USB主机控制器的设计 |
| 6.1 USB的传输方式 |
| 6.1.1 包的组成 |
| 6.1.2 USB的事务处理 |
| 6.1.3 USB的传输类型 |
| 6.1.4 USB2.0设备时的接入和识别过程 |
| 6.2 嵌入式主机控制器的内部结构 |
| 6.3 EMBEDDING控制器功能模块划分 |
| 6.3.1 cpu_if_top模块的设计 |
| 6.3.2 tot_top模块的设计 |
| 6.3.3 embedd_control_top模块的设计 |
| 第7章 系统仿真与验证 |
| 7.1 仿真环境的搭建 |
| 7.2 外围模块功能仿真 |
| 7.2.1 UART模块的仿真波形 |
| 7.2.2 SDIO模块的仿真波形输出 |
| 7.2.3 USB模块仿真波形 |
| 7.3 FPGA验证 |
| 7.4 芯片测试 |
| 第8章 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录1 攻读硕士学位期间发表的论文 |
| 附录2 主要英文缩写语对照表 |
（9）USB2.0物理层接口芯片的数字设计和芯片验证（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第1章 绪论 |
| 1.1 课题研究目的与意义 |
| 1.2 USB2.0技术的国内外发展现状 |
| 1.2.1 USB协议的发展现状 |
| 1.2.2 USB2.0的发展现状 |
| 1.2.3 USB物理层接口芯片发展现状 |
| 1.3 本文的研究工作及与论文的主要内容 |
| 1.4 本章小结 |
| 第2章 USB PHY体系结构和设计要求分析 |
| 2.1 UTMI协议介绍 |
| 2.1.1 UTMI功能模块分析 |
| 2.1.2 USB2.0物理层接口芯片的结构 |
| 2.2 UTMI协议时序介绍 |
| 2.2.1 UTMI数据发送时序分析 |
| 2.2.2 UTMI数据接收时序分析 |
| 2.2.3 USB高速握手时序分析 |
| 2.3 USB PHY信号列表分析 |
| 2.4 本章小结 |
| 第3章 USB2.0物理层接口芯片RTL级设计 |
| 3.1 USB PHY数字控制逻辑的结构 |
| 3.1.1 寄存器配置模块分析与设计 |
| 3.1.2 USB PHY高速数据发送模块 |
| 3.2 数字逻辑功能验证 |
| 3.2.1 验证方法 |
| 3.2.2 验证步骤结果分析 |
| 3.3 本章小结 |
| 第4章 USB PHY芯片验证系统的搭建 |
| 4.1 测试母板的FPGA芯片 |
| 4.2 USB PHY芯片 |
| 4.3 FPGA测试系统设计 |
| 4.3.1 FPGA验证系统的模块划分 |
| 4.3.2 FPGA测试系统逻辑设计 |
| 4.4 本章小结 |
| 第5章 USB PHY芯片验证及结果分析 |
| 5.1 USB PHY芯片验证方案 |
| 5.2 信号完整性测试结果分析 |
| 5.3 数字功能验证 |
| 5.3.1 接口时序验证结果分析 |
| 5.3.2 基于FPGA的Signal TapⅡ验证 |
| 5.4 本章小结 |
| 第6章 总结和展望 |
| 6.1 本文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 附录A：USB PHY测试子板电源和晶振原理图 |
| 附录B：USB PHY测试子板连接器原理图 |
| 附录C：USB PHY测试子板芯片原理图 |
| 附录D：USB PHY测试眼图报告 |
| 附录E：FPGA测试系统部分Verilog代码 |
（10）基于FPGA的USB3.0HUB的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究现状 |
| 1.3 课题的意义 |
| 1.4 课题的主要研究内容和主要工作 |
| 2 FPGA概述及设计流程 |
| 2.1 FPGA概述 |
| 2.2 FPGA芯片的选择 |
| 2.3 FPGA设计流程 |
| 3 USB3.0协议分析 |
| 3.1 USB3.0体系结构 |
| 3.2 USB3.0协议层规范 |
| 3.3 USB3.0数据的传输 |
| 4 USB3.0 HUB的功能 |
| 4.1 USB3.0 HUB的基本功能 |
| 4.2 USB3.0 HUB的枚举过程 |
| 5 USB3.0 HUB的设计 |
| 5.1 USB3.0 HUB的总体设计 |
| 5.2 USB3.0 HUB的PHY设计 |
| 5.2.1 发送模块 |
| 5.2.2 接收模块 |
| 5.3 Frame Timer模块 |
| 5.4 SIE模块 |
| 5.5 Repeater模块 |
| 5.6 Routing Logic模块 |
| 5.7 控制器模块 |
| 5.8 Transaction Translator模块 |
| 5.8.1 非周期分离传输 |
| 5.8.2 周期分离传输 |
| 5.9 AES模块 |
| 5.9.1 AES加密 |
| 5.9.2 AES解密 |
| 6 USB3.0 HUB的仿真与FPGA实现 |
| 6.1 USB3.0 HUB的仿真 |
| 6.1.1 测试平台的建立 |
| 6.1.2 上行方向数据的传输 |
| 6.1.3 下行方向的数据传输 |
| 6.2 USB3.0 HUB的FPGA实现 |
| 6.2.1 FPGA的实现 |
| 6.2.2 FPGA验证系统组成 |
| 7 总结与展望 |
| 7.1 总结 |
| 7.2 系统的创新点 |
| 7.3 有待完善的工作 |
| 参考文献 |
| 申请学位期间的研究成果及发表的学术论文 |
| 致谢 |
四、基于RTL级USB2.0协议层的设计与实现（论文参考文献）
- [1]无晶振USB2.0 PHY层数据控制模块设计与实现[D]. 王周. 辽宁大学, 2020(01)
- [2]通信SoC芯片USB2.0 HOST接口验证技术研究[D]. 李伟. 西安电子科技大学, 2018(05)
- [3]基于UVM的USB3.1系统级验证平台设计[D]. 张海荣. 西安电子科技大学, 2018(05)
- [4]通信SoC芯片USB2.0 OTG接口验证技术研究[D]. 王星岳. 西安电子科技大学, 2018(02)
- [5]创新USB与常用串口通信总线接口设计[D]. 李文彬. 成都理工大学, 2016(03)
- [6]基于FPGA的高速数据存储系统设计[D]. 刘召斌. 哈尔滨工程大学, 2016(03)
- [7]全速USB2.0设备控制器IP核的设计[D]. 张方佩. 西安电子科技大学, 2013(01)
- [8]一种基于MIPS核的32位SOC的设计与实现[D]. 彭丹. 武汉邮电科学研究院, 2012(08)
- [9]USB2.0物理层接口芯片的数字设计和芯片验证[D]. 汪颖. 武汉理工大学, 2012(10)
- [10]基于FPGA的USB3.0HUB的设计与实现[D]. 占杨林. 北方工业大学, 2011(08)